JPS60198939A - 分割デ−タの転送方式 - Google Patents
分割デ−タの転送方式Info
- Publication number
- JPS60198939A JPS60198939A JP59054358A JP5435884A JPS60198939A JP S60198939 A JPS60198939 A JP S60198939A JP 59054358 A JP59054358 A JP 59054358A JP 5435884 A JP5435884 A JP 5435884A JP S60198939 A JPS60198939 A JP S60198939A
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- JP
- Japan
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- flag
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、分割データの転送方式に係り、特に、シーケ
ンス処理部と入出力部とがシリアル転送ラインにより接
続されたプログラマブル争コントローラ（以下、ＰＣと
いう）における分割データの転送方式に関する。
ンス処理部と入出力部とがシリアル転送ラインにより接
続されたプログラマブル争コントローラ（以下、ＰＣと
いう）における分割データの転送方式に関する。
（従来技術）
ＮＣ工作機械を数値制御する場合には、種々の補助的な
機能をＰＣで遂行している。特に、最近はＮＣ工作機械
の稼動率を一層高めるために適応制御とか機械各部のリ
アルタイムモニタリングを行なっており、各種の信号が
ＰＣに入力されて、これらの信号はＰＣにおいてシーケ
ンス処理され、工作機械を制御するために出力されてい
る。
機能をＰＣで遂行している。特に、最近はＮＣ工作機械
の稼動率を一層高めるために適応制御とか機械各部のリ
アルタイムモニタリングを行なっており、各種の信号が
ＰＣに入力されて、これらの信号はＰＣにおいてシーケ
ンス処理され、工作機械を制御するために出力されてい
る。
また、数百本の工具やオートローダを有し、複雑なシー
ケンスと入出力信号とを必要とする工作機械における汎
用ＰＣにおいては、各種の補助信号を得るためにＣＰＵ
において処理が行なわれるが、制御要素が増大している
こともあって、入力信号のうち優先して処理が必要なも
のについては、ＣＰＵが通常のシーケンス制御を遂行し
ている時には、これを一時中断して、優先度の高い入力
信号をＣＰＵに割込ませて、処理するなどＣＰＵを有効
利用し、迅速かつ的確な制御を行ない得るようにするこ
とが要請されてきている。
ケンスと入出力信号とを必要とする工作機械における汎
用ＰＣにおいては、各種の補助信号を得るためにＣＰＵ
において処理が行なわれるが、制御要素が増大している
こともあって、入力信号のうち優先して処理が必要なも
のについては、ＣＰＵが通常のシーケンス制御を遂行し
ている時には、これを一時中断して、優先度の高い入力
信号をＣＰＵに割込ませて、処理するなどＣＰＵを有効
利用し、迅速かつ的確な制御を行ない得るようにするこ
とが要請されてきている。
第１図は、ＰＣ処理部と入出力部（以下Ｉ／６部という
）を示すブロック図である。この図に基づいて本発明が
適用される方式を説明する。この方式は、シーケンス処
理部工とＩ１０部ＩＩとがシリアル転送ラインｌＯで接
続されている。シーケンス処理部■はＣＰＵ１．ＲＡＭ
２、ＲＯＭ３、データメモリ４、シリアル転送制御回路
５などから構成されている。一方、Ｉ１０部ＩＩは、シ
リアル転送制御回路６、ＤＩモジュール７、Ｄｏモジュ
ール８．カウンタモジュール９などから構成されている
。そこで、この方式の作用について説明する。Ｉ１０部
における入力の状態、パルスカウンタの値等の入力情報
はＩ１０バスを介してシリアル転送制御回路６に送られ
る。このシリアル転送制御回路６において、シリアルな
データに変換され、ある決まった周期でもって決められ
た量のデータを屑に送っている。そして、該データはシ
ーケンス処理部Ｉに転送される。そこで、シーケンス処
理部■においては、転送されたデータをシリアル転送制
御２回路５で受信してＲＡＭ２に書き込む。このＲＡＭ
２にはデータのシーケンス番号と対応したシーケンス番
号が付され、その個所に転送されてくる対応したデータ
を書込むようにしている。即ち、転送されてくるデータ
のアドレスとそれを書込むＲＡＭ２におけるアドレスは
対応ずけられている。当然のことであるが、ＲＡＭ２へ
のデータの書き込み（ダイレクトメモリアクセ不ＤＭＡ
による）中は書込まれたデータが読み出されることがな
いようにＣＰＵＩを止めておく、ＲＡＭ２への書込みが
終了したらＣＰＵＩはそのデータを読み出し、シーケン
ス処理を実行する。
）を示すブロック図である。この図に基づいて本発明が
適用される方式を説明する。この方式は、シーケンス処
理部工とＩ１０部ＩＩとがシリアル転送ラインｌＯで接
続されている。シーケンス処理部■はＣＰＵ１．ＲＡＭ
２、ＲＯＭ３、データメモリ４、シリアル転送制御回路
５などから構成されている。一方、Ｉ１０部ＩＩは、シ
リアル転送制御回路６、ＤＩモジュール７、Ｄｏモジュ
ール８．カウンタモジュール９などから構成されている
。そこで、この方式の作用について説明する。Ｉ１０部
における入力の状態、パルスカウンタの値等の入力情報
はＩ１０バスを介してシリアル転送制御回路６に送られ
る。このシリアル転送制御回路６において、シリアルな
データに変換され、ある決まった周期でもって決められ
た量のデータを屑に送っている。そして、該データはシ
ーケンス処理部Ｉに転送される。そこで、シーケンス処
理部■においては、転送されたデータをシリアル転送制
御２回路５で受信してＲＡＭ２に書き込む。このＲＡＭ
２にはデータのシーケンス番号と対応したシーケンス番
号が付され、その個所に転送されてくる対応したデータ
を書込むようにしている。即ち、転送されてくるデータ
のアドレスとそれを書込むＲＡＭ２におけるアドレスは
対応ずけられている。当然のことであるが、ＲＡＭ２へ
のデータの書き込み（ダイレクトメモリアクセ不ＤＭＡ
による）中は書込まれたデータが読み出されることがな
いようにＣＰＵＩを止めておく、ＲＡＭ２への書込みが
終了したらＣＰＵＩはそのデータを読み出し、シーケン
ス処理を実行する。
（従来技術の問題点）
上記のデータの転送方式において４例えば、カウンタの
ビット数がシーケンス処理部のメモリの１３５長よりも
大きい場合、カウンタの値は複数回に分けてシーケンス
処理部に送る必要がある。即ち、シーケンス処理部のメ
モリの語長が、転送されてくるデータ量より小さい場合
には、転送されるデータは時分割して複数回に分けて転
送することになる。このことは、最近、工作機械からの
出力信号が多岐にわたり、それに対応してデータの長さ
もまちまちになって′きている。一方、シーケンス処理
部ＩのＲＡＭ２においては、転送されるデータを分割す
ることなく書込めるようにしようとすると、ＲＡＭ２の
語長は大きいものとなり、ＲＡＭ２の価格が高くつく□
と共にコストパーフォマンスが悪くなるという問題点が
ある。そこで、例えば、Ｉ１０部ＩＴのカウンタの値を
複数に分けてシーケンス処理部工に送る場合において、
第２図に示されるように、転送されるカウンタ値を２回
に分けて転送するよう１こする。つまり、上位データＡ
と下位データＢに分割して転送する。この場合、各デー
タは例えば１６ビツトであり、１６ｐｓを要する。これ
らのデータにスタートピント、ストンプピット等が付加
されるので１“つのデータを送るには１８ｇ５を要する
ことになる。
ビット数がシーケンス処理部のメモリの１３５長よりも
大きい場合、カウンタの値は複数回に分けてシーケンス
処理部に送る必要がある。即ち、シーケンス処理部のメ
モリの語長が、転送されてくるデータ量より小さい場合
には、転送されるデータは時分割して複数回に分けて転
送することになる。このことは、最近、工作機械からの
出力信号が多岐にわたり、それに対応してデータの長さ
もまちまちになって′きている。一方、シーケンス処理
部ＩのＲＡＭ２においては、転送されるデータを分割す
ることなく書込めるようにしようとすると、ＲＡＭ２の
語長は大きいものとなり、ＲＡＭ２の価格が高くつく□
と共にコストパーフォマンスが悪くなるという問題点が
ある。そこで、例えば、Ｉ１０部ＩＴのカウンタの値を
複数に分けてシーケンス処理部工に送る場合において、
第２図に示されるように、転送されるカウンタ値を２回
に分けて転送するよう１こする。つまり、上位データＡ
と下位データＢに分割して転送する。この場合、各デー
タは例えば１６ビツトであり、１６ｐｓを要する。これ
らのデータにスタートピント、ストンプピット等が付加
されるので１“つのデータを送るには１８ｇ５を要する
ことになる。
ところで、このように１つのデータが複数に分割されて
転送される場合に、ＣＰＵ１が複数回の転送の途中、つ
まり、■の点でＲＡＭ２のカウンタ値を読込むと、それ
はデータを正しく読取ったことにならない、なお、複数
回の転送が終了して、新たなデータの前、つまり、■の
点でＲＡＭ２のカウンタ値を読込むとそのカウンタ値は
正しいものとなる。このようにデータが分割されて転送
される場合には、ＣＰＵの読込みタイミングはこれを監
視できないだけに、ＣＰＵが誤まったデータを読込み、
ＰＣによるシーケンス制御に支障をきたしたり、事故を
招来するという問題点があった。
転送される場合に、ＣＰＵ１が複数回の転送の途中、つ
まり、■の点でＲＡＭ２のカウンタ値を読込むと、それ
はデータを正しく読取ったことにならない、なお、複数
回の転送が終了して、新たなデータの前、つまり、■の
点でＲＡＭ２のカウンタ値を読込むとそのカウンタ値は
正しいものとなる。このようにデータが分割されて転送
される場合には、ＣＰＵの読込みタイミングはこれを監
視できないだけに、ＣＰＵが誤まったデータを読込み、
ＰＣによるシーケンス制御に支障をきたしたり、事故を
招来するという問題点があった。
（発明の目的）
本発明は、上記の問題点を解決するために、分割された
データのＣＰＵへの誤まった読込みをなくすことにより
、Ｐ’Ｃによる円滑かつ的確なシーケンス処理を実行す
ると共にコストパーフォマンスの向上を図り得るプログ
ラマブル・コントローラにおける分割データの転送方式
を提供することを目的とする。
データのＣＰＵへの誤まった読込みをなくすことにより
、Ｐ’Ｃによる円滑かつ的確なシーケンス処理を実行す
ると共にコストパーフォマンスの向上を図り得るプログ
ラマブル・コントローラにおける分割データの転送方式
を提供することを目的とする。
（発明の概要）
本発明は、シーケンス処理部ζ入出力部とがシリアル転
送ラインにより接続されたプログラマブル・コントロー
ラにおける分割データの転送方式において、分割された
転送データのうち最初のデータと最後のデータに１ヒツ
トのフラグを設け、これらのフラグを読取ることにより
、メモリから読取ったデータが正しいか否かを判断でき
るように構成する。
送ラインにより接続されたプログラマブル・コントロー
ラにおける分割データの転送方式において、分割された
転送データのうち最初のデータと最後のデータに１ヒツ
トのフラグを設け、これらのフラグを読取ることにより
、メモリから読取ったデータが正しいか否かを判断でき
るように構成する。
（実施例）
以下、本発明の一実施例を図面に基づいて説明する。
ｔ５３図は、本発明に係る分割データの転送方式を実施
するためのデータのフォーマットである。
するためのデータのフォーマットである。
図中、Ａは先行して転送されるデータ（上位データ）で
あり、Ｂはそれに続いて転送される分割されたデータ（
下位データ）である。本発明においては、上位データと
下位データのそれぞれの先頭の１ヒツトにフラグを設け
るようにする。即ち、データの１６ピントの先頭１ビツ
トは、上位データではフラグＦ１、下位データではフラ
グＦ２を割り当てる。
あり、Ｂはそれに続いて転送される分割されたデータ（
下位データ）である。本発明においては、上位データと
下位データのそれぞれの先頭の１ヒツトにフラグを設け
るようにする。即ち、データの１６ピントの先頭１ビツ
トは、上位データではフラグＦ１、下位データではフラ
グＦ２を割り当てる。
そして、例えば、フラグＦ１．Ｆ２はカウンタ値、つま
り、上位データと下位データの組合せ値の転送毎に“０
“、“１°°の値を交互にとるように構成する。
り、上位データと下位データの組合せ値の転送毎に“０
“、“１°°の値を交互にとるように構成する。
そこで、ＣＰＵＩ（第１図参照）がフラグＦ１およびＦ
２を読取り、Ｆ１＝Ｆ２の場合は、第２図における０点
での読込みのように正しいカウンタ値を読込んだと判断
する。
２を読取り、Ｆ１＝Ｆ２の場合は、第２図における０点
での読込みのように正しいカウンタ値を読込んだと判断
する。
一方、Ｆ １ ＃ 、Ｆ ２の場合には、ＣＰＵは分割
されたデータの途中で読込んでいることになる。即ち、
第２図における０点での読込みであり、カウンタ値（上
位データ十下位データ）が正しく読込まれていないと判
断される。この場合は、ＣＰＵ１で再び読み直すように
する。
されたデータの途中で読込んでいることになる。即ち、
第２図における０点での読込みであり、カウンタ値（上
位データ十下位データ）が正しく読込まれていないと判
断される。この場合は、ＣＰＵ１で再び読み直すように
する。
第４図は、カウンタモジュールの一実施例ブロック図で
ある。図中、９１はカウンタ、９２は上位、下位バッフ
ァレジスタ、９３はマルチプレクサ、９４はバッファ、
９５は２進カウンタ、９６は読取制御回路である。
ある。図中、９１はカウンタ、９２は上位、下位バッフ
ァレジスタ、９３はマルチプレクサ、９４はバッファ、
９５は２進カウンタ、９６は読取制御回路である。
次に、このカウンタモジュール９の作用について説明す
る。工作機械側からのカウントパルス例えば２４ピント
の情報が入力されると、カウンタ９１がこれをカウント
し、そのカウントされた出力値は読取制御回路９６から
のラッチ信号によって制御される上位、下位バッファ９
２に送られ、このバッファ９２において」二位及び下位
データが形成される。上位、下位バッファ９２からの出
力はマルチプレクサ９３に送られ、該マルチプレクサ９
３において読取制御回路９６からの上位／下位切換信号
に対応してカウンタ値が出力される。
る。工作機械側からのカウントパルス例えば２４ピント
の情報が入力されると、カウンタ９１がこれをカウント
し、そのカウントされた出力値は読取制御回路９６から
のラッチ信号によって制御される上位、下位バッファ９
２に送られ、このバッファ９２において」二位及び下位
データが形成される。上位、下位バッファ９２からの出
力はマルチプレクサ９３に送られ、該マルチプレクサ９
３において読取制御回路９６からの上位／下位切換信号
に対応してカウンタ値が出力される。
次に、パスへンフγ９４においては、マルチプレクサ９
３からのデータの先頭部に読取制御回路９６からのカウ
ンタ値リード信号に対応してフラグ゛０°′或いはフラ
グ゛１“′を２進カウンタ９５からの信号によって設け
る。バスバッファ９４で形成されたフラグ付のカウンタ
値はＩ１０バスを介して、第１図に示されるようにシリ
アル転送制御回路６に送られ、ここでシリアルなデータ
に蓄換される。そして、上位データと下位データに時分
割されて、ある一定の周期でもって決められた量のデー
タがシーケンス処理部工におけるシリアル転送制御回路
５に送られる。このシリアル転送制御回路５においては
受けたフラグ４＝Ｊの上位、下位データはＲＡＭ２の予
め対応性されたアドレスへ順次書込まれる。この書込み
はダイレクトメモリアクセスＤＭＡを用いて行ない、シ
リアル転送制御回路５がＣＰＵ１にＤＭＡを要求すると
、ＣＰＵはプログラムの実行を停止してバスの制御を解
放する。当該データが書込まれるとＣＰＵ ｔからその
データを順次読込みシーケンス処理を行なっていく。こ
の読込みに際して、各データの先頭に設けられたフラグ
の内容を読取り、フラグの内容が同じ値、つまりＦ１＝
Ｆ２であれば、カウント値を正しく読取ったと判断して
、シーケンス処理を遂行し、もし、Ｆ １ ｓＦ２であ
ればカウント値を正しく読取っていないと判断して、再
びこのデータを読み直すことになる。
３からのデータの先頭部に読取制御回路９６からのカウ
ンタ値リード信号に対応してフラグ゛０°′或いはフラ
グ゛１“′を２進カウンタ９５からの信号によって設け
る。バスバッファ９４で形成されたフラグ付のカウンタ
値はＩ１０バスを介して、第１図に示されるようにシリ
アル転送制御回路６に送られ、ここでシリアルなデータ
に蓄換される。そして、上位データと下位データに時分
割されて、ある一定の周期でもって決められた量のデー
タがシーケンス処理部工におけるシリアル転送制御回路
５に送られる。このシリアル転送制御回路５においては
受けたフラグ４＝Ｊの上位、下位データはＲＡＭ２の予
め対応性されたアドレスへ順次書込まれる。この書込み
はダイレクトメモリアクセスＤＭＡを用いて行ない、シ
リアル転送制御回路５がＣＰＵ１にＤＭＡを要求すると
、ＣＰＵはプログラムの実行を停止してバスの制御を解
放する。当該データが書込まれるとＣＰＵ ｔからその
データを順次読込みシーケンス処理を行なっていく。こ
の読込みに際して、各データの先頭に設けられたフラグ
の内容を読取り、フラグの内容が同じ値、つまりＦ１＝
Ｆ２であれば、カウント値を正しく読取ったと判断して
、シーケンス処理を遂行し、もし、Ｆ １ ｓＦ２であ
ればカウント値を正しく読取っていないと判断して、再
びこのデータを読み直すことになる。
なお、この実施例においてはカウンタ値を上位、下位デ
ータの２つに分割して転送する場合について説明したか
これに限定されることはない。
ータの２つに分割して転送する場合について説明したか
これに限定されることはない。
例えば、３つのデータに分割して転送してもよい。この
場合には、最初のデータと最後のデータには前記同様に
フラグを設けるが、２番目のデータの先頭にはフラグを
設けなくてもよい。
場合には、最初のデータと最後のデータには前記同様に
フラグを設けるが、２番目のデータの先頭にはフラグを
設けなくてもよい。
更に、この実施例においては、カウンタ値の転送につい
て述べたが、これに限定されるものではない。要するに
ＰＣのメモリの１藷長よりも大きいデータを転送する場
合であれば、本発明が適用できることは明らかであり１
種々の変形が考えられ、これらを本発明の範囲から排除
するものではない。
て述べたが、これに限定されるものではない。要するに
ＰＣのメモリの１藷長よりも大きいデータを転送する場
合であれば、本発明が適用できることは明らかであり１
種々の変形が考えられ、これらを本発明の範囲から排除
するものではない。
（・発明の効果）
本発明によれば、分割された転送データの最初のデータ
と最後のデータに１ビツトのフラグを設け、該フラグを
読取ることにより、メモリから読取ったデータが丁しい
か否かを判断できるようにしたから、メモリの１藷長よ
りも大きいデータが分割されて転送される場合において
も、ＣＰＵによる誤まったデータの読込みを防止するこ
とができ、ＰＣの誤まったシーケンス制御、ひいては工
作機械の誤動作による事故をなくすことができる。更に
、シーケンス処理部に設けられるメモリのビット数を減
少させることができ、メモリのコストパーフォマンスの
向上を図ることができる。
と最後のデータに１ビツトのフラグを設け、該フラグを
読取ることにより、メモリから読取ったデータが丁しい
か否かを判断できるようにしたから、メモリの１藷長よ
りも大きいデータが分割されて転送される場合において
も、ＣＰＵによる誤まったデータの読込みを防止するこ
とができ、ＰＣの誤まったシーケンス制御、ひいては工
作機械の誤動作による事故をなくすことができる。更に
、シーケンス処理部に設けられるメモリのビット数を減
少させることができ、メモリのコストパーフォマンスの
向上を図ることができる。
【図面の簡単な説明】
第１図は本発明が適用されるシーケンス処理部とＩ１０
部とのブロック図、第２図はシリアル転送データの説明
図、第３図は分割されたデータフォーマット図、第４図
はカウンタモジュールの一実施例ブロック図である。 ■・・・シーケンス処理部、ＩＩ・・・Ｉ’１０部、ｌ
・・・ＣＰＵ、２・・・ＲＡＭ、５．６・・・シリアル
転送制御回路、９・・・カウンタモジュール、ｌＯ・・
・シリアル転送ライン。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻 實 （外１名） 第 ２ 図 第 ３ 図 １６ビット
部とのブロック図、第２図はシリアル転送データの説明
図、第３図は分割されたデータフォーマット図、第４図
はカウンタモジュールの一実施例ブロック図である。 ■・・・シーケンス処理部、ＩＩ・・・Ｉ’１０部、ｌ
・・・ＣＰＵ、２・・・ＲＡＭ、５．６・・・シリアル
転送制御回路、９・・・カウンタモジュール、ｌＯ・・
・シリアル転送ライン。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻 實 （外１名） 第 ２ 図 第 ３ 図 １６ビット
Claims (2)
- （１）シーケンス処理部と入出力部とがシリアル転送ラ
インにより接続されたプログラマブル・コントローラに
おける分割データの転送方式において、分割データの最
初のデータと最後のデータに１ビツトのフラグを設け、
該フラグを読取りメモリから読取ったデータが正しいか
否かを判断できるようにしたことを特徴とする分割デー
タの転送方式。 - （２）前記データがパルスカウンタ値であることを特徴
とする特許請求の範囲第（１）項記載の分割データの転
送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054358A JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054358A JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198939A true JPS60198939A (ja) | 1985-10-08 |
| JPH0671247B2 JPH0671247B2 (ja) | 1994-09-07 |
Family
ID=12968406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054358A Expired - Lifetime JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671247B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295487A (ja) * | 2005-04-08 | 2006-10-26 | Denso Corp | データ通信方法及びデータ通信装置 |
| JP2010134562A (ja) * | 2008-12-02 | 2010-06-17 | Toyota Motor Corp | 車両用通信システム、および車両用送信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167891A (ja) * | 1974-12-11 | 1976-06-11 | Hitachi Ltd | |
| JPS5757055A (en) * | 1980-09-24 | 1982-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Signal transmission systen |
-
1984
- 1984-03-23 JP JP59054358A patent/JPH0671247B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167891A (ja) * | 1974-12-11 | 1976-06-11 | Hitachi Ltd | |
| JPS5757055A (en) * | 1980-09-24 | 1982-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Signal transmission systen |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295487A (ja) * | 2005-04-08 | 2006-10-26 | Denso Corp | データ通信方法及びデータ通信装置 |
| JP2010134562A (ja) * | 2008-12-02 | 2010-06-17 | Toyota Motor Corp | 車両用通信システム、および車両用送信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0671247B2 (ja) | 1994-09-07 |
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