JPH0671247B2 - 分割デ−タの転送方式 - Google Patents
分割デ−タの転送方式Info
- Publication number
- JPH0671247B2 JPH0671247B2 JP59054358A JP5435884A JPH0671247B2 JP H0671247 B2 JPH0671247 B2 JP H0671247B2 JP 59054358 A JP59054358 A JP 59054358A JP 5435884 A JP5435884 A JP 5435884A JP H0671247 B2 JPH0671247 B2 JP H0671247B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transferred
- divided
- processing unit
- sequence processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、分割データの転送方式に係り、特に、シーケ
ンス処理部と入出力部とがシリアル転送ラインにより接
続されたプログラマブル・コントローラ（以下、PCとい
う）における分割データの転送方式に関する。
ンス処理部と入出力部とがシリアル転送ラインにより接
続されたプログラマブル・コントローラ（以下、PCとい
う）における分割データの転送方式に関する。
（従来技術） NC工作機械を数値制御する場合には、種々の補助的な機
能をPCで遂行している。特に、最近はNC工作機械の稼動
率を一層高めるために適応制御とか機械各部のリアルタ
イムモニタリングを行なっており、各種の信号がPCに入
力されて、これらの信号はPCにおいてシーケンス処理さ
れ、工作機械を制御するために出力されている。また、
数百本の工具やオートローダを有し、複雑なシーケンス
と入出力信号とを必要とする工作機械における汎用PCに
おいては、各種の補助信号を得るためにCPUにおいて処
理が行なわれるが、制御要素が増大していることもあっ
て、入力信号のうち優先して処理が必要なものについて
は、CPUが通常のシーケンス制御を遂行している時に
は、これを一時中断して、優先度の高い入力信号をCPU
に割込ませて、処理するなどCPUを有効利用し、迅速か
つ的確な制御を行ない得るようにすることが要請されて
きている。
能をPCで遂行している。特に、最近はNC工作機械の稼動
率を一層高めるために適応制御とか機械各部のリアルタ
イムモニタリングを行なっており、各種の信号がPCに入
力されて、これらの信号はPCにおいてシーケンス処理さ
れ、工作機械を制御するために出力されている。また、
数百本の工具やオートローダを有し、複雑なシーケンス
と入出力信号とを必要とする工作機械における汎用PCに
おいては、各種の補助信号を得るためにCPUにおいて処
理が行なわれるが、制御要素が増大していることもあっ
て、入力信号のうち優先して処理が必要なものについて
は、CPUが通常のシーケンス制御を遂行している時に
は、これを一時中断して、優先度の高い入力信号をCPU
に割込ませて、処理するなどCPUを有効利用し、迅速か
つ的確な制御を行ない得るようにすることが要請されて
きている。
第１図は、PC処理部と入出力部（以下I/O部という）を
示すブロック図である。この図に基づいてPC処理部と入
出力部間のデータの授受を説明する。この方式は、シー
ケンス処理部ＩとI/O部IIとがシリアル転送ライン10で
接続されている。シーケンス処理部ＩはCPU1、RAM2、RO
M3、データメモリ４、シリアル転送制御回路５などから
構成されている。一方、I/O部IIは、シリアル転送制御
回路６、DIモジュール７、DOモジュール８、カウンタモ
ジュール９などから構成されている。そこで、この方式
の作用について説明する。I/O部における入力の状態、
パルスカウンタの値等の入力情報はI/Oパルスを介して
シリアル転送制御回路６に送られる。このシリアル転送
制御回路６において、シリアルなデータに変換され、あ
る決まった周期でもって決められた量のデータを常に送
っている。そして、該データはシーケンス処理部Ｉに転
送される。そこで、シーケンス処理部Ｉにおいては、転
送されたデータをシリアル転送制御回路５で受信してRA
M2に書き込む。このRAM2にはデータのシーケンス番号と
対応したシーケンス番号が付され、その個所に転送され
てくる対応したデータを書込むようにしている。即ち、
転送されてくるデータのアドレスとそれを書込むRAM2に
おけるアドレスは対応ずけられている。当然のことであ
るが、RAM2へのデータの書き込み（ダイレクトメモリア
クセスDMAによる）中は書込まれたデータが読み出され
ることがないようにCPU1を止めておく。RAM2への書込み
が終了したらCPU1はそのデータを読み出し、シーケンス
処理を実行する。
示すブロック図である。この図に基づいてPC処理部と入
出力部間のデータの授受を説明する。この方式は、シー
ケンス処理部ＩとI/O部IIとがシリアル転送ライン10で
接続されている。シーケンス処理部ＩはCPU1、RAM2、RO
M3、データメモリ４、シリアル転送制御回路５などから
構成されている。一方、I/O部IIは、シリアル転送制御
回路６、DIモジュール７、DOモジュール８、カウンタモ
ジュール９などから構成されている。そこで、この方式
の作用について説明する。I/O部における入力の状態、
パルスカウンタの値等の入力情報はI/Oパルスを介して
シリアル転送制御回路６に送られる。このシリアル転送
制御回路６において、シリアルなデータに変換され、あ
る決まった周期でもって決められた量のデータを常に送
っている。そして、該データはシーケンス処理部Ｉに転
送される。そこで、シーケンス処理部Ｉにおいては、転
送されたデータをシリアル転送制御回路５で受信してRA
M2に書き込む。このRAM2にはデータのシーケンス番号と
対応したシーケンス番号が付され、その個所に転送され
てくる対応したデータを書込むようにしている。即ち、
転送されてくるデータのアドレスとそれを書込むRAM2に
おけるアドレスは対応ずけられている。当然のことであ
るが、RAM2へのデータの書き込み（ダイレクトメモリア
クセスDMAによる）中は書込まれたデータが読み出され
ることがないようにCPU1を止めておく。RAM2への書込み
が終了したらCPU1はそのデータを読み出し、シーケンス
処理を実行する。
（従来技術の問題点） 上記のデータの転送方式において、例えば、カウンタの
ビット数がシーケンス処理部のメモリの１語長よりも大
きい場合、カウンタの値は複数回に分けてシーケンス処
理部に送る必要がある。即ち、シーケンス処理部のメモ
リの語長が、転送されてくるデータ量より小さい場合に
は、転送されるデータは時分割して複数回に分けて転送
することになる。このことは、最近、工作機械からの出
力信号が多岐にわたり、それに対応してデータの長さも
まちまちになってきている。一方、シーケンス処理部Ｉ
のRAM2においては、転送されるデータを分割することな
く書込めるようにしようとすると、RAM2の語長は大きい
ものとなり、RAM2の価格が高くつくと共にコストパーフ
ォマンスが悪くなるという問題点がある。そこで、例え
ば、I/O部IIのカウンタの値を複数に分けてシーケンス
処理部Ｉに送る場合において、第２図に示されるよう
に、転送されるカウンタ値を２回に分けて転送するよう
にする。つまり、上位データＡと下位データＢに分割し
て転送する。この場合、各データは例えば16ビットであ
り、16μｓを要する。これらのデータにスタートビッ
ト、ストップビット等が付加されるので１つのデータを
送るには18μｓを要することになる。
ビット数がシーケンス処理部のメモリの１語長よりも大
きい場合、カウンタの値は複数回に分けてシーケンス処
理部に送る必要がある。即ち、シーケンス処理部のメモ
リの語長が、転送されてくるデータ量より小さい場合に
は、転送されるデータは時分割して複数回に分けて転送
することになる。このことは、最近、工作機械からの出
力信号が多岐にわたり、それに対応してデータの長さも
まちまちになってきている。一方、シーケンス処理部Ｉ
のRAM2においては、転送されるデータを分割することな
く書込めるようにしようとすると、RAM2の語長は大きい
ものとなり、RAM2の価格が高くつくと共にコストパーフ
ォマンスが悪くなるという問題点がある。そこで、例え
ば、I/O部IIのカウンタの値を複数に分けてシーケンス
処理部Ｉに送る場合において、第２図に示されるよう
に、転送されるカウンタ値を２回に分けて転送するよう
にする。つまり、上位データＡと下位データＢに分割し
て転送する。この場合、各データは例えば16ビットであ
り、16μｓを要する。これらのデータにスタートビッ
ト、ストップビット等が付加されるので１つのデータを
送るには18μｓを要することになる。
ところで、このように１つのデータが複数に分割されて
転送される場合に、CPU1が複数回の転送の途中、つま
り、の点でRAM2のカウンタ値を読込むと、それはデー
タを正しく読取ったことにならない。なお、複数回の転
送が終了して、新たなデータの前、つまり、の点でRA
M2のカウンタ値を読込むとそのカウンタ値は正しいもの
となる。このようにデータが分割されて転送される場合
には、CPUの読込みタイミングはこれを監視できないだ
けに、CPUが誤まったデータを読込み、PCによるシーケ
ンス制御に支障をきたしたり、自己を招来するという問
題点があった。
転送される場合に、CPU1が複数回の転送の途中、つま
り、の点でRAM2のカウンタ値を読込むと、それはデー
タを正しく読取ったことにならない。なお、複数回の転
送が終了して、新たなデータの前、つまり、の点でRA
M2のカウンタ値を読込むとそのカウンタ値は正しいもの
となる。このようにデータが分割されて転送される場合
には、CPUの読込みタイミングはこれを監視できないだ
けに、CPUが誤まったデータを読込み、PCによるシーケ
ンス制御に支障をきたしたり、自己を招来するという問
題点があった。
（発明の目的） 本発明は、上記の問題点を解決するために、分割された
データのCPUへの誤まった読込みをなくすことにより、P
Cによる円滑かつ的確なシーケンス処理を実行すると共
にコストパーフォマンスの向上を図り得るプログラマブ
ル・コントローラにおける分割データの転送方式を提供
することを目的とする。
データのCPUへの誤まった読込みをなくすことにより、P
Cによる円滑かつ的確なシーケンス処理を実行すると共
にコストパーフォマンスの向上を図り得るプログラマブ
ル・コントローラにおける分割データの転送方式を提供
することを目的とする。
（発明の概要） 前述のごとき本発明の目的を達成する為に、本発明は、
シーケンス処理部とI/O部とがシリアル転送ラインによ
り接続され、シリアル転送ラインにて周期的に送られて
くるデータをRAMに書き込み、該データをCPUが読み出し
て使用するプログラマブル・コントローラにおける分割
データの転送方式において、前記I/O部と前記シーケン
ス処理部間に転送される複数の分割データの同時性を判
別するフラグを最初と最後の該分割データに設ける手段
をデータ送出側に設けると共に、転送され受信側でRAM
に記憶された該複数の分割データを順次読み出して該デ
ータ中のフラグの組合せを判断する手段を受信側に設
け、かつ該フラグの組合せ結果から分割されたデータの
転送結果の同時性を判定する手段を受信側に設けたこと
を特徴とする分割データの転送方式を提供する。
シーケンス処理部とI/O部とがシリアル転送ラインによ
り接続され、シリアル転送ラインにて周期的に送られて
くるデータをRAMに書き込み、該データをCPUが読み出し
て使用するプログラマブル・コントローラにおける分割
データの転送方式において、前記I/O部と前記シーケン
ス処理部間に転送される複数の分割データの同時性を判
別するフラグを最初と最後の該分割データに設ける手段
をデータ送出側に設けると共に、転送され受信側でRAM
に記憶された該複数の分割データを順次読み出して該デ
ータ中のフラグの組合せを判断する手段を受信側に設
け、かつ該フラグの組合せ結果から分割されたデータの
転送結果の同時性を判定する手段を受信側に設けたこと
を特徴とする分割データの転送方式を提供する。
（実施例） 以下、本発明の一実施例を図面に基づいて説明する。
第３図は、本発明に係る分割データの転送方式を実施す
るためのデータのフォーマットである。図中、Ａは先行
して転送されるデータ（上位データ）であり、Ｂはそれ
に続いて転送される分割されたデータ（下位データ）で
ある。本発明においては、上位データと下位データのそ
れぞれの先頭の１ビットにフラグを設けるようにする。
即ち、データの16ビットの先頭１ビットは、上位データ
ではフラグF1、下位データではフラグF2を割り当てる。
るためのデータのフォーマットである。図中、Ａは先行
して転送されるデータ（上位データ）であり、Ｂはそれ
に続いて転送される分割されたデータ（下位データ）で
ある。本発明においては、上位データと下位データのそ
れぞれの先頭の１ビットにフラグを設けるようにする。
即ち、データの16ビットの先頭１ビットは、上位データ
ではフラグF1、下位データではフラグF2を割り当てる。
そして、例えば、フラグF1、F2はカウンタ値、つまり、
上位データと下位データの組合せ値の転送毎に“0"、
“1"の値を交互にとるように構成する。
上位データと下位データの組合せ値の転送毎に“0"、
“1"の値を交互にとるように構成する。
そこで、CPU1（第１図参照）がフラグF1およびF2を読取
り、F1＝F2の場合は、第２図における点での読込みの
ように正しいカウンタ値を読込んだと判断する。
り、F1＝F2の場合は、第２図における点での読込みの
ように正しいカウンタ値を読込んだと判断する。
一方、F1≠F2の場合には、CPUは分割されたデータの途
中で読込んでいることになる。即ち、２図における点
での読込みであり、カウンタ値（上位データ＋下位デー
タ）が正しく読込まれていないと判断される。この場合
は、CPU1で再び読み直すようにする。
中で読込んでいることになる。即ち、２図における点
での読込みであり、カウンタ値（上位データ＋下位デー
タ）が正しく読込まれていないと判断される。この場合
は、CPU1で再び読み直すようにする。
すなわち、送信側で分割して送信した分割データを受信
側で一連同時に受信して（分割データの送信と受信の同
時性）、分割されたものを正しく復元出来るか否かを判
別するということである。
側で一連同時に受信して（分割データの送信と受信の同
時性）、分割されたものを正しく復元出来るか否かを判
別するということである。
第４図は、カウンタモジュールの一実施例ブロック図で
ある。図中、91はカウンタ、92は上位、下位バッファレ
ジスタ、93はマルチプレクサ、94はバスバッファ、95は
２進カウンタ、96は読取制御回路である。
ある。図中、91はカウンタ、92は上位、下位バッファレ
ジスタ、93はマルチプレクサ、94はバスバッファ、95は
２進カウンタ、96は読取制御回路である。
次に、このカウンタモジュール９の作用について説明す
る。工作機械側からのカウントパルス例えば24ビットの
情報が入力されると、カウンタ91かこれをカウントし、
そのカウントされた出力値は読取制御回路96からのラッ
チ信号によって制御される上位、下位バッファ92に送ら
れ、このバッファ92において上位及び下位データが形成
される。上位、下位バッファ92からの出力はマルチプレ
クサ93に送られ、該マルチプレクサ93において読取制御
回路96からの上位／下位切換信号に対応してカウンタ値
が出力される。次に、バスバッファ94においては、マル
チプレクサ93からのデータの先頭部に読取制御回路96か
らのカウンタ値リード信号に対応してフラグ“0"或いは
フラグ“1"を２進カウンタ95からの信号によって設け
る。バスバッファ94で形成されたフラグ付のカウンタ値
はI/Oバスを介して、第１図に示されるようにシリアル
転送制御回路６に送られ、ここでシリアルなデータに変
換される。そして、上位データと下位データに時分割さ
れて、ある一定の周期でもって決められた量のデータが
シーケンス処理部Ｉにおけるシリアル転送制御回路５に
送られる。このシリアル転送制御回路５においては受け
たフラグ付の上位、下位データはRAM2の予め対応付され
たアドレスヘ順次書込まれる。この書込みはダイレクト
メモリアクセスDMAを用いて行ない、シリアル転送制御
回路５がCPU1にDMAを要求すると、CPUはプログラムの実
行を停止してバスの制御を解放する。当該データが書込
まれるとCPU1からそのデータを順次読込みシーケンス処
理を行なっていく。この読込みに際して、各データの先
頭に設けられたフラグの内容を読取り、フラグの内容が
同じ値、つまりF1＝F2であれば、カウント値を正しく読
取ったと判断して、シーケンス処理を遂行し、もし、F1
≠F2であればカウント値を正しく読取っていないと判断
して、再びこのデータを読み直すことになる。
る。工作機械側からのカウントパルス例えば24ビットの
情報が入力されると、カウンタ91かこれをカウントし、
そのカウントされた出力値は読取制御回路96からのラッ
チ信号によって制御される上位、下位バッファ92に送ら
れ、このバッファ92において上位及び下位データが形成
される。上位、下位バッファ92からの出力はマルチプレ
クサ93に送られ、該マルチプレクサ93において読取制御
回路96からの上位／下位切換信号に対応してカウンタ値
が出力される。次に、バスバッファ94においては、マル
チプレクサ93からのデータの先頭部に読取制御回路96か
らのカウンタ値リード信号に対応してフラグ“0"或いは
フラグ“1"を２進カウンタ95からの信号によって設け
る。バスバッファ94で形成されたフラグ付のカウンタ値
はI/Oバスを介して、第１図に示されるようにシリアル
転送制御回路６に送られ、ここでシリアルなデータに変
換される。そして、上位データと下位データに時分割さ
れて、ある一定の周期でもって決められた量のデータが
シーケンス処理部Ｉにおけるシリアル転送制御回路５に
送られる。このシリアル転送制御回路５においては受け
たフラグ付の上位、下位データはRAM2の予め対応付され
たアドレスヘ順次書込まれる。この書込みはダイレクト
メモリアクセスDMAを用いて行ない、シリアル転送制御
回路５がCPU1にDMAを要求すると、CPUはプログラムの実
行を停止してバスの制御を解放する。当該データが書込
まれるとCPU1からそのデータを順次読込みシーケンス処
理を行なっていく。この読込みに際して、各データの先
頭に設けられたフラグの内容を読取り、フラグの内容が
同じ値、つまりF1＝F2であれば、カウント値を正しく読
取ったと判断して、シーケンス処理を遂行し、もし、F1
≠F2であればカウント値を正しく読取っていないと判断
して、再びこのデータを読み直すことになる。
なお、この実施例においてはカウンタ値を上位、下位デ
ータの２つに分割して転送する場合について説明したが
これに限定されることはない。例えば、３つのデータに
分割して転送してもよい。この場合には、最初のデータ
と最後のデータには前記同様にフラグを設けるが、２番
目のデータの先頭にはフラグを設けなくてもよい。（な
お、データのビット数の調整のために第２番目のデータ
の先頭をブランク部分すなわち“0"としておき、データ
の読み込みの際、CPUはこれを読み飛ばせば良い） 更に、この実施例においては、カウンタ値の転送につい
て述べたが、これに限定されるものではない。要するに
PCのメモリの１語長よりも大きいデータを転送する場合
であれば、本発明が適用できることは明らかであり、種
々の変形が考えられ、これらを本発明の範囲から排除す
るものではない。
ータの２つに分割して転送する場合について説明したが
これに限定されることはない。例えば、３つのデータに
分割して転送してもよい。この場合には、最初のデータ
と最後のデータには前記同様にフラグを設けるが、２番
目のデータの先頭にはフラグを設けなくてもよい。（な
お、データのビット数の調整のために第２番目のデータ
の先頭をブランク部分すなわち“0"としておき、データ
の読み込みの際、CPUはこれを読み飛ばせば良い） 更に、この実施例においては、カウンタ値の転送につい
て述べたが、これに限定されるものではない。要するに
PCのメモリの１語長よりも大きいデータを転送する場合
であれば、本発明が適用できることは明らかであり、種
々の変形が考えられ、これらを本発明の範囲から排除す
るものではない。
（発明の効果） 本発明によれば、分割された転送データの最初のデータ
と最後のデータに１ビットのフラグを設け、該フラグを
読取ることにより、メモリから読取ったデータが正しい
か否かを判断できるようにしたから、メモリの１語長よ
りも大きいデータが分割されて転送される場合において
も、CPUによる誤まったデータの読込みを防止すること
ができ、PCの誤まったシーケンス制御、ひいては工作機
械の誤動作による事故をなくすことができる。更に、シ
ーケンス処理部に設けられるメモリのビット数を減少さ
せることができ、メモリのコストパーフォマンスの向上
を図ることができる。
と最後のデータに１ビットのフラグを設け、該フラグを
読取ることにより、メモリから読取ったデータが正しい
か否かを判断できるようにしたから、メモリの１語長よ
りも大きいデータが分割されて転送される場合において
も、CPUによる誤まったデータの読込みを防止すること
ができ、PCの誤まったシーケンス制御、ひいては工作機
械の誤動作による事故をなくすことができる。更に、シ
ーケンス処理部に設けられるメモリのビット数を減少さ
せることができ、メモリのコストパーフォマンスの向上
を図ることができる。
第１図は本発明が適用されるシーケンス処理部とI/O部
とのブロック図、第２図はシリアル転送データの説明
図、第３図は分割されたデータフォーマット図、第４図
はカウンタモジュールの一実施例ブロック図である。 Ｉ……シーケンス処理部、II……I/O部、１……CPU、２
……RAM、５、６……シリアル転送制御回路、９……カ
ウンタモジュール、10……シリアル転送ライン。
とのブロック図、第２図はシリアル転送データの説明
図、第３図は分割されたデータフォーマット図、第４図
はカウンタモジュールの一実施例ブロック図である。 Ｉ……シーケンス処理部、II……I/O部、１……CPU、２
……RAM、５、６……シリアル転送制御回路、９……カ
ウンタモジュール、10……シリアル転送ライン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−67891（ＪＰ，Ａ) 特開 昭57−57055（ＪＰ，Ａ) 特開 昭59−30108（ＪＰ，Ａ) 特開 昭58−56137（ＪＰ，Ａ) 特開 昭58−155405（ＪＰ，Ａ)
Claims (1)
- 【請求項１】シーケンス処理部とI/O部とがシリアル転
送ラインにより接続され、シリアル転送ラインにて周期
的に送られてくるデータをRAMに書き込み、該データをC
PUが読み出して使用するプログラマブル・コントローラ
における分割データの転送方式において、前記I/O部と
前記シーケンス処理部間に転送される複数の分割データ
の同時性を判別するフラグを最初と最後の該分割データ
に設ける手段をデータ送出側に設けると共に、転送され
受信側でRAMに記憶された該複数の分割データを順次読
み出して該データ中のフラグの組合せを判断する手段を
受信側に設け、かつ該フラグの組合せ結果から分割され
たデータの転送結果の同時性を判定する手段を受信側に
設けたことを特徴とする分割データの転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054358A JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054358A JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198939A JPS60198939A (ja) | 1985-10-08 |
| JPH0671247B2 true JPH0671247B2 (ja) | 1994-09-07 |
Family
ID=12968406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054358A Expired - Lifetime JPH0671247B2 (ja) | 1984-03-23 | 1984-03-23 | 分割デ−タの転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4544010B2 (ja) * | 2005-04-08 | 2010-09-15 | 株式会社デンソー | データ通信方法及びデータ通信装置 |
| JP5200897B2 (ja) * | 2008-12-02 | 2013-06-05 | トヨタ自動車株式会社 | 車両用通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167891A (ja) * | 1974-12-11 | 1976-06-11 | Hitachi Ltd | |
| JPS5757055A (en) * | 1980-09-24 | 1982-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Signal transmission systen |
-
1984
- 1984-03-23 JP JP59054358A patent/JPH0671247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60198939A (ja) | 1985-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5237567A (en) | Processor communication bus | |
| US4213176A (en) | System and method for increasing the output data throughput of a computer | |
| US4685076A (en) | Vector processor for processing one vector instruction with a plurality of vector processing units | |
| CN101739369A (zh) | 中断检测装置和信息处理系统 | |
| KR920008448B1 (ko) | 데이터 프로세서 | |
| US4032898A (en) | Interface control unit for transferring sets of characters between a peripheral unit and a computer memory | |
| US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
| JPH0671247B2 (ja) | 分割デ−タの転送方式 | |
| EP0077835A1 (en) | Data exchanging method and device | |
| US5978897A (en) | Sequence operation processor employing multi-port RAMs for simultaneously reading and writing | |
| EP0148307A2 (en) | Programmable controller | |
| EP0169909A1 (en) | Auxiliary memory device | |
| JPS63228856A (ja) | 通信制御装置 | |
| SU1476434A1 (ru) | Устройство дл программного управлени технологическим оборудованием | |
| JP3399776B2 (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
| US5497481A (en) | Microcomputer computer system having plural programmable timers and preventing memory access operations from interfering with timer start requests | |
| JPS6061859A (ja) | マイクロコンピュ−タのデ−タ通信方式 | |
| WO1980000884A1 (en) | Data system | |
| JP2625396B2 (ja) | 受信データ処理装置 | |
| JPH0644193A (ja) | Ｉ／ｏレジスタアクセス方式 | |
| KR950001513B1 (ko) | 미니맵(Mini-MAP) 네트워크의 데이타 링크 계층에서 도착통지(acknowledgement) 전송방법 | |
| JPS622344A (ja) | 情報伝達装置 | |
| JPS5922145A (ja) | 割込制御方式 | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPS63187943A (ja) | 通信制御装置 |