JPS6224802B2 - - Google Patents
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- JPS6224802B2 JPS6224802B2 JP56164941A JP16494181A JPS6224802B2 JP S6224802 B2 JPS6224802 B2 JP S6224802B2 JP 56164941 A JP56164941 A JP 56164941A JP 16494181 A JP16494181 A JP 16494181A JP S6224802 B2 JPS6224802 B2 JP S6224802B2
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- JP
- Japan
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- data
- unit
- memory unit
- program
- sequence
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Links
- 238000010586 diagram Methods 0.000 description 22
- 230000006870 function Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 101150071746 Pbsn gene Proteins 0.000 description 3
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- 230000009471 action Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、プログラマブルシーケンスコントロ
ーラ（以下PCと称する）に係り、特に各種制御
対象の制御システムとしての機能拡張性を備えた
プログラマブルシーケンスコントローラに関す
る。
ーラ（以下PCと称する）に係り、特に各種制御
対象の制御システムとしての機能拡張性を備えた
プログラマブルシーケンスコントローラに関す
る。
この種のPCを制御対象である機械装置に使用
する場合、特にPCが小型であると、現状におい
ては次のような問題点が指摘されている。なお、
小型のPCとは、一般にＩ／データ数が128以上
でメモリ容量が1KW以下のものをいう。
する場合、特にPCが小型であると、現状におい
ては次のような問題点が指摘されている。なお、
小型のPCとは、一般にＩ／データ数が128以上
でメモリ容量が1KW以下のものをいう。
(イ) 小型PCを使用している状態で、仕様に変更
等が生じた時、PCに拡張性がないため、中型
規模のPC（Ｉ／データ数128〜512、メモリ
容量１〜4K）と置換える必要があること。
等が生じた時、PCに拡張性がないため、中型
規模のPC（Ｉ／データ数128〜512、メモリ
容量１〜4K）と置換える必要があること。
(ロ) 小型PCの場合、コストパーフオーマンス上
大型規模のPC（Ｉ／データ数512以上、メモ
リ容量4K以上）に比べ、各種機能、例えばプ
ログラミング、診断、拡張性の点で劣ること。
大型規模のPC（Ｉ／データ数512以上、メモ
リ容量4K以上）に比べ、各種機能、例えばプ
ログラミング、診断、拡張性の点で劣ること。
(ハ) 小型PCと大型PCとでは、その機能が異なる
ので、同一の操作性が得られないこと。
ので、同一の操作性が得られないこと。
(ニ) 小型PCを複数台使用して並列運転する場
合、各PC間のインターロツクをＩ／モジユ
ール経由で行う必要があること。
合、各PC間のインターロツクをＩ／モジユ
ール経由で行う必要があること。
(ホ) 小型PCを複数台並列使用する場合、シーケ
ンスプログラムのローデイングは、各PC毎に
行う必要があること。
ンスプログラムのローデイングは、各PC毎に
行う必要があること。
(ヘ) 小型PCは大型PCに比べて、例えば演算処理
の速度等の機能が低いこと。
の速度等の機能が低いこと。
第１図は、現在一般に使用されているPCの概
略的な構成を示すブロツク回路図である。すなわ
ち、第１図において、PCは、制御対象である機
械装置MTの一部である入力要素MTIN（押ボタ
ンスイツチ）および出力要素MTUT（リレー
コイル）等と接続される。PCは、プログラムメ
モリユニツト１０、Ｉ／データメモリユニツト
１２、インターフエースユニツト１４、Ｉ／モ
ジユールユニツト１６、演算ユニツト１８および
コントロールユニツト２０とから構成されてい
る。プログラムメモリユニツト１０は、機械装置
MTの動作シーケンスに応じた処理すべき命令群
がストアされている。Ｉ／データメモリユニツ
ト１２は、機械装置MTの各入力、出力要素
（MTIN、MTUT）の作動状態をストアしてい
る。演算ユニツト１８は、プログラムメモリ１０
からの命令語をライン１０２を介して取り込み、
かつその命令を実行するのに必要なＩ／データ
をライン１０３を介してＩ／データメモリユニ
ツト１２から取り込むよう接続配置される。この
演算ユニツト１８は、タイマ等のようにシーケン
ス処理の過程で内部的に用いられる処理に必要な
カウンタ、レジスタ等を有しており、これらの結
果（タイムアツプ等の信号）をプログラムメモリ
ユニツト１０内のメモリエリア（RAM）に一時
的に記憶するよう構成する。なお、インターフエ
ースユニツト１４は、ライン１０６，１０９を介
してＩ／データメモリユニツト１２とＩ／モ
ジユールユニツト１６とに結合している。そし
て、コントロールユニツト２０は、前記各ユニツ
ト１０，１２，１４，１６および１８に対する指
令を与えるもので、これらの指令はそれぞれ１０
１，１０４，１０７，１０８，１０５を介して伝
達される。例えば、ライン１０８は、機械装置
MTとＩ／モジユールユニツト１６との信号の
授受を指令するためのタイミング信号やアドレス
信号供給用として使用される。また、ライン１０
１は、プログラムメモリユニツト１０に対するア
ドレスを指定するアドレス指定信号用として使用
される。なお、このように演算機能を有するPC
の場合、演算ユニツト１８とコントロールユニツ
ト２０とを含めて広義のコントロールユニツトと
称する。
略的な構成を示すブロツク回路図である。すなわ
ち、第１図において、PCは、制御対象である機
械装置MTの一部である入力要素MTIN（押ボタ
ンスイツチ）および出力要素MTUT（リレー
コイル）等と接続される。PCは、プログラムメ
モリユニツト１０、Ｉ／データメモリユニツト
１２、インターフエースユニツト１４、Ｉ／モ
ジユールユニツト１６、演算ユニツト１８および
コントロールユニツト２０とから構成されてい
る。プログラムメモリユニツト１０は、機械装置
MTの動作シーケンスに応じた処理すべき命令群
がストアされている。Ｉ／データメモリユニツ
ト１２は、機械装置MTの各入力、出力要素
（MTIN、MTUT）の作動状態をストアしてい
る。演算ユニツト１８は、プログラムメモリ１０
からの命令語をライン１０２を介して取り込み、
かつその命令を実行するのに必要なＩ／データ
をライン１０３を介してＩ／データメモリユニ
ツト１２から取り込むよう接続配置される。この
演算ユニツト１８は、タイマ等のようにシーケン
ス処理の過程で内部的に用いられる処理に必要な
カウンタ、レジスタ等を有しており、これらの結
果（タイムアツプ等の信号）をプログラムメモリ
ユニツト１０内のメモリエリア（RAM）に一時
的に記憶するよう構成する。なお、インターフエ
ースユニツト１４は、ライン１０６，１０９を介
してＩ／データメモリユニツト１２とＩ／モ
ジユールユニツト１６とに結合している。そし
て、コントロールユニツト２０は、前記各ユニツ
ト１０，１２，１４，１６および１８に対する指
令を与えるもので、これらの指令はそれぞれ１０
１，１０４，１０７，１０８，１０５を介して伝
達される。例えば、ライン１０８は、機械装置
MTとＩ／モジユールユニツト１６との信号の
授受を指令するためのタイミング信号やアドレス
信号供給用として使用される。また、ライン１０
１は、プログラムメモリユニツト１０に対するア
ドレスを指定するアドレス指定信号用として使用
される。なお、このように演算機能を有するPC
の場合、演算ユニツト１８とコントロールユニツ
ト２０とを含めて広義のコントロールユニツトと
称する。
前述した従来のPCにおいて、特に小型のPCの
場合、前記問題点(ニ)の具体例として、第２図およ
び第３図に示すような問題点が指摘される。
場合、前記問題点(ニ)の具体例として、第２図およ
び第３図に示すような問題点が指摘される。
すなわち、第２図は、２台のPC〔PC０、PO
１とする〕を並列運転する場合において、一方の
PC１の出力を他方のPC０の入力条件とする例を
示すものである。第２図ａは、前記ラダー回路を
示す。この場合、上段の出力要素であるリレーコ
イル０１０３への入力成立条件（リレーコイルが
励起される条件）は、接点０００１がON状態と
なることであり、一方下段のリレーコイル０１０
４の入力成立条件は、接点１００５がON状態と
なることである。今、各リレーコイルおよび接点
を指定している記号の最左端桁の数（０１０３の
ときは０、１００５のときは１）を各PC０、PC
１におけるコントローラとしての番号０，１に対
応させるものとすると、第２図ａに示すリレーラ
ダー回路の実行は不可能である。この場合、第２
図ａに示すシーケンスを実行するためには、第２
図ｂに示すように、接点１００５の代わりにPC
０内に内部的な接点０００２を設け、この接点０
００２を、第２図ｃに示すように、PC1の出力０
０５と、PC０、PC１のＩ／モジユールPC０
−１６、PC１−１６間でハードワイヤ結合しな
ければならない。
１とする〕を並列運転する場合において、一方の
PC１の出力を他方のPC０の入力条件とする例を
示すものである。第２図ａは、前記ラダー回路を
示す。この場合、上段の出力要素であるリレーコ
イル０１０３への入力成立条件（リレーコイルが
励起される条件）は、接点０００１がON状態と
なることであり、一方下段のリレーコイル０１０
４の入力成立条件は、接点１００５がON状態と
なることである。今、各リレーコイルおよび接点
を指定している記号の最左端桁の数（０１０３の
ときは０、１００５のときは１）を各PC０、PC
１におけるコントローラとしての番号０，１に対
応させるものとすると、第２図ａに示すリレーラ
ダー回路の実行は不可能である。この場合、第２
図ａに示すシーケンスを実行するためには、第２
図ｂに示すように、接点１００５の代わりにPC
０内に内部的な接点０００２を設け、この接点０
００２を、第２図ｃに示すように、PC1の出力０
０５と、PC０、PC１のＩ／モジユールPC０
−１６、PC１−１６間でハードワイヤ結合しな
ければならない。
従つて、多数のPCを並列運転する場合、各PCj
（ｊ＝０，１，２，３……Ｎ）の相互間において
ハードワイヤ結合することとなると、使用台数Ｎ
が大きくなるに従い回路構成が煩雑になり、特に
各PCj中のプログラムメモリが機械装置MTのシ
ーケンス動作仕様の変更に伴つて当然配線変更を
要求された際には、PCとしての利点が大幅に低
下し、このことが小型PCから中型および大型PC
へ変更しなければならない原因となつている。
（ｊ＝０，１，２，３……Ｎ）の相互間において
ハードワイヤ結合することとなると、使用台数Ｎ
が大きくなるに従い回路構成が煩雑になり、特に
各PCj中のプログラムメモリが機械装置MTのシ
ーケンス動作仕様の変更に伴つて当然配線変更を
要求された際には、PCとしての利点が大幅に低
下し、このことが小型PCから中型および大型PC
へ変更しなければならない原因となつている。
第３図は、第２図と同様に、２台のPC〔PC
０、PC１〕を並列運転する場合において、PC０
におけるリレーコイル０１０２の入力条件とし
て、PC１の内部リレー１１４１の接点を使用す
る時の問題点である。この場合、第３図ａに示す
リレーラダー回路を、第３図ｂに示すように、一
旦PC１の中で出力に変更（１１０２による）
し、さらに第３図ｃに示すようにPC０のリレー
コイル０１０２に対し接点０００２を設けて、
PC１の１１０２とPC０の０００２とを各PC
０、PC１のＩ／モジユールを介して接続しな
ければならない。
０、PC１〕を並列運転する場合において、PC０
におけるリレーコイル０１０２の入力条件とし
て、PC１の内部リレー１１４１の接点を使用す
る時の問題点である。この場合、第３図ａに示す
リレーラダー回路を、第３図ｂに示すように、一
旦PC１の中で出力に変更（１１０２による）
し、さらに第３図ｃに示すようにPC０のリレー
コイル０１０２に対し接点０００２を設けて、
PC１の１１０２とPC０の０００２とを各PC
０、PC１のＩ／モジユールを介して接続しな
ければならない。
そこで、本発明者等は、前述した従来のPCの
問題点を全て克服すべく種々検討並びに試作を行
つた結果、 複数台の独立したPCのＩ／データを相互
にリンクさせ、所定のPCに入出力されたデー
タが他のPCおよび診断ユニツトで、あたかも
自身のPCに入出力されたデータであるかのよ
うに取扱い得るようにし、 複数台のPCの各プログラムメモリのアドレ
スを共通にすることによつて所定のPCに接続
されたプログラマから他のPCのメモリに対す
るロードもしくはロードされているメモリ内容
の修正を可能にし、 メモリのアドレスを共通にしなくてもプログ
ラマを必要としているPCにプログラマを接続
し、オフラインで作成した全体のプログラムの
内そのPCに必要な分だけロードを可能にし、 さらに、複数台のPCの動作を診断ユニツト
で集中監視して診断するよう構成すれば、 前記問題点を解消し得ることを突き止めた。
問題点を全て克服すべく種々検討並びに試作を行
つた結果、 複数台の独立したPCのＩ／データを相互
にリンクさせ、所定のPCに入出力されたデー
タが他のPCおよび診断ユニツトで、あたかも
自身のPCに入出力されたデータであるかのよ
うに取扱い得るようにし、 複数台のPCの各プログラムメモリのアドレ
スを共通にすることによつて所定のPCに接続
されたプログラマから他のPCのメモリに対す
るロードもしくはロードされているメモリ内容
の修正を可能にし、 メモリのアドレスを共通にしなくてもプログ
ラマを必要としているPCにプログラマを接続
し、オフラインで作成した全体のプログラムの
内そのPCに必要な分だけロードを可能にし、 さらに、複数台のPCの動作を診断ユニツト
で集中監視して診断するよう構成すれば、 前記問題点を解消し得ることを突き止めた。
すなわち、本発明においては、並列接続する各
プログラマブルシーケンスコントローラに、Ｉ／
データメモリユニツトとＩ／フラツグメモリ
ユニツトとを設け、これらのメモリユニツト内に
他のコントローラが分相している入出力要素群に
対応するＩ／データおよびＩ／フラツグのメ
モリエリアを備え、これら他のコントローラ用の
メモリエリアへのＩ／データおよびＩ／フラ
ツグの書き込みを各シーケンスサイクル中に設け
られているリンケージ状態において互いに実行す
るようＩ／データ転送ユニツトを設けることに
より、各コントローラは機能の増大すなわち１つ
のシステムとしての形態をとりながら取り扱い得
るＩ／データの数を増大し得る拡張性を保持さ
せることが可能となる。
プログラマブルシーケンスコントローラに、Ｉ／
データメモリユニツトとＩ／フラツグメモリ
ユニツトとを設け、これらのメモリユニツト内に
他のコントローラが分相している入出力要素群に
対応するＩ／データおよびＩ／フラツグのメ
モリエリアを備え、これら他のコントローラ用の
メモリエリアへのＩ／データおよびＩ／フラ
ツグの書き込みを各シーケンスサイクル中に設け
られているリンケージ状態において互いに実行す
るようＩ／データ転送ユニツトを設けることに
より、各コントローラは機能の増大すなわち１つ
のシステムとしての形態をとりながら取り扱い得
るＩ／データの数を増大し得る拡張性を保持さ
せることが可能となる。
従つて、本発明の目的は、小型のプログラマブ
ルシーケンスコントローラを複数台並列接続して
運転することによつて１台の大型コントローラを
扱つているのと同様の機能拡張性を具備した小型
のプログラマブルシーケンスコントローラを提供
するにある。
ルシーケンスコントローラを複数台並列接続して
運転することによつて１台の大型コントローラを
扱つているのと同様の機能拡張性を具備した小型
のプログラマブルシーケンスコントローラを提供
するにある。
前記目的を達成するため、本発明においては、
入出力要素群と結合してＩ／データの授受を行
うＩ／データ制御ユニツトと、このＩ／デー
タ制御ユニツトとインタフエースユニツトを介し
て結合されＩ／データをストアするＩ／デー
タメモリユニツトと、シーケンスプログラムをス
トアするプログラムメモリユニツトと、このプロ
グラムメモリユニツトから読み出したシーケンス
プログラムに基づいて演算を行う演算ユニツトお
よび前記各ユニツトに対し制御信号を与えるコン
トロールユニツトを備えたプログラマブルシーケ
ンスコントローラにおいて、並列接続される任意
の各コントローラの中のシーケンスプログラムで
出力されるＩ／データのアドレスに対応すると
ころにＩ／フラツグを書き込みストアするＩ／
フラツグメモリユニツトを設け、さらに所定の
コントローラのＩ／データメモリユニツトおよ
びＩ／フラツグメモリユニツトに対するＩ／
データおよびＩ／フラツグの書き込みを各シー
ケンスサイクル中に設けられているリンケージ状
態において実行するＩ／データ転送ユニツトと
を設けることを特徴とする。
入出力要素群と結合してＩ／データの授受を行
うＩ／データ制御ユニツトと、このＩ／デー
タ制御ユニツトとインタフエースユニツトを介し
て結合されＩ／データをストアするＩ／デー
タメモリユニツトと、シーケンスプログラムをス
トアするプログラムメモリユニツトと、このプロ
グラムメモリユニツトから読み出したシーケンス
プログラムに基づいて演算を行う演算ユニツトお
よび前記各ユニツトに対し制御信号を与えるコン
トロールユニツトを備えたプログラマブルシーケ
ンスコントローラにおいて、並列接続される任意
の各コントローラの中のシーケンスプログラムで
出力されるＩ／データのアドレスに対応すると
ころにＩ／フラツグを書き込みストアするＩ／
フラツグメモリユニツトを設け、さらに所定の
コントローラのＩ／データメモリユニツトおよ
びＩ／フラツグメモリユニツトに対するＩ／
データおよびＩ／フラツグの書き込みを各シー
ケンスサイクル中に設けられているリンケージ状
態において実行するＩ／データ転送ユニツトと
を設けることを特徴とする。
前記のプログラマブルシーケンスコントローラ
において、Ｉ／データメモリユニツトとＩ／
フラツグメモリユニツトとはそれぞれ対応するメ
モリエリアを備え、各ユニツトに対しそれぞれ対
称的にかつ並列に接続する。
において、Ｉ／データメモリユニツトとＩ／
フラツグメモリユニツトとはそれぞれ対応するメ
モリエリアを備え、各ユニツトに対しそれぞれ対
称的にかつ並列に接続する。
また、Ｉ／データ転送ユニツトは、10進カウ
ンタとアドレスカウンタとを備え、10進カウンタ
よりＩ／データメモリユニツトへ書き込みパル
スを供給すると共にアドレスカウンタへ加算パル
スを供給し、さらにアドレスカウンタよりＩ／
データメモリユニツトおよびＩ／フラツグメモ
リユニツトヘアドレス指令を供給するよう構成す
る。
ンタとアドレスカウンタとを備え、10進カウンタ
よりＩ／データメモリユニツトへ書き込みパル
スを供給すると共にアドレスカウンタへ加算パル
スを供給し、さらにアドレスカウンタよりＩ／
データメモリユニツトおよびＩ／フラツグメモ
リユニツトヘアドレス指令を供給するよう構成す
る。
次に、本発明に係る機能拡張性を有するプログ
ラマブルシーケンスコントローラの実施例につき
添付図面を参照しながら以下詳細に説明する。
ラマブルシーケンスコントローラの実施例につき
添付図面を参照しながら以下詳細に説明する。
第４図は、本発明に係るプログラマブルシーケ
ンスコントローラ（PC）の一実施例を示すブロ
ツク回路図である。なお、本実施例においては、
プログラマブルシーケンスコントローラPCjと機
械装置MTjと共に共通符号ｊ（ｊ＝０，１，２，
３，……７）を使用して、８台までのPCを並列
接続して運転することが可能であること、すなわ
ちシステムとしての拡張性があることを示す。な
お、第４図において、制御対象である機械装置
MTjとの接続は、第１図と同様に、入力要素
MTINjおよび出力要素MTUTjと適宜行われ
る。PCjは、Ｉ／ユニツト２２と、インタフエ
ースユニツト２４と、プログラムメモリユニツト
２６と、演算ユニツト２８と、コントロールユニ
ツト３０と、プログラムカウンタ３２と、Ｉ／
データメモリユニツト３４と、Ｉ／フラツグメ
モリユニツト３６およびデータ転送ユニツト３８
とから構成されている。
ンスコントローラ（PC）の一実施例を示すブロ
ツク回路図である。なお、本実施例においては、
プログラマブルシーケンスコントローラPCjと機
械装置MTjと共に共通符号ｊ（ｊ＝０，１，２，
３，……７）を使用して、８台までのPCを並列
接続して運転することが可能であること、すなわ
ちシステムとしての拡張性があることを示す。な
お、第４図において、制御対象である機械装置
MTjとの接続は、第１図と同様に、入力要素
MTINjおよび出力要素MTUTjと適宜行われ
る。PCjは、Ｉ／ユニツト２２と、インタフエ
ースユニツト２４と、プログラムメモリユニツト
２６と、演算ユニツト２８と、コントロールユニ
ツト３０と、プログラムカウンタ３２と、Ｉ／
データメモリユニツト３４と、Ｉ／フラツグメ
モリユニツト３６およびデータ転送ユニツト３８
とから構成されている。
しかるに、PCjにおいて、Ｉ／ユニツト２２
は、機械装置MTjの入力および出力要素
MTINj、MTUTjと接続される。インタフエー
スユニツト２４は、Ｉ／ユニツト２２および
Ｉ／データメモリユニツト３４との間でＩ／
データをバツフアする。プログラムメモリユニツ
ト２６は、シーケンスプログラム命令群がストア
される。演算ユニツト２８は、プログラムメモリ
ユニツト２６からのプログラム命令を、ライン１
２６を介して取り込み、必要な演算処理を遂行す
る。コントロールユニツト３０は、PCjの各ユニ
ツト２２，２４，２６，２８，３４，３６，３８
との間でライン１１１，１１２，１１３，１１
４，１１５，１１６および１１７を介して制御信
号の授受を行う。プログラムカウンタ３２は、演
算ユニツト２８からの１単位の命令の処理が終了
した時、ライン１１８を介して指令を受け、一方
プログラムメモリユニツト２６に対し、ライン１
１９を介して次の命令のストアされているアドレ
スを指定するアドレス指定用として構成される。
は、機械装置MTjの入力および出力要素
MTINj、MTUTjと接続される。インタフエー
スユニツト２４は、Ｉ／ユニツト２２および
Ｉ／データメモリユニツト３４との間でＩ／
データをバツフアする。プログラムメモリユニツ
ト２６は、シーケンスプログラム命令群がストア
される。演算ユニツト２８は、プログラムメモリ
ユニツト２６からのプログラム命令を、ライン１
２６を介して取り込み、必要な演算処理を遂行す
る。コントロールユニツト３０は、PCjの各ユニ
ツト２２，２４，２６，２８，３４，３６，３８
との間でライン１１１，１１２，１１３，１１
４，１１５，１１６および１１７を介して制御信
号の授受を行う。プログラムカウンタ３２は、演
算ユニツト２８からの１単位の命令の処理が終了
した時、ライン１１８を介して指令を受け、一方
プログラムメモリユニツト２６に対し、ライン１
１９を介して次の命令のストアされているアドレ
スを指定するアドレス指定用として構成される。
Ｉ／データメモリユニツト３４は、並列接続
されるPCの接続数に対応する０〜Ｎ（本実施例
ではＮ＝７）個に区分されたメモリエリア〔M.
ARE〕を有し、各メモリエリアには各機械装置
MTjの分担している入力および出力要素
MTINj，MTUTjの論理状態を表わすデータが
ストアされる。また、Ｉ／フラツグメモリユニ
ツト３６は、任意のPCj（ｊ＝０〜７）が分担し
ている入出力制御要素（MTINj，MTUTj）の
アドレスに対応したところに、フラツグすなわち
論理値“１”が書き込まれているメモリであり、
シーケンスプログラムの作成と同時に予め所定の
アドレスにフラツグがストアされる。このよう
に、任意のPCj（ｊ＝０〜７）が分担している入
出力制御要素（MTINj，MTUTj）のアドレス
に対応してフラツグの書き込みが行なわれること
により、全PCがリンケージ状態において後述す
るデータ転送ユニツト３８の作用下に全PCの
Ｉ／データメモリユニツト３４の内容は全く同
一となり、任意のPCjで取り込んだ入力信号を任
意のPCjで使用できるばかりでなく、任意のPCj
でプログラムが組まれた出力を他の任意のPCjへ
転送し、そのPCjから外部へ出力することが可能
となる。従つて、データ転送ユニツト３８は、任
意のPCj（ｊ＝０〜７）で取り込んだ機械装置
MTjの入力および出力要素群MTINj，MTUTj
のデータと、前記Ｉ／フラツグメモリユニツト
３６のフラツグデータとから、データバスライン
DATBSより自身のPCを含め他のPCのＩ／デ
ータメモリユニツトにデータを送出および格納す
る働きをする。このようにして、本発明によれ
ば、全コントローラは１つのシステムとしての形
態をとりながら取り扱い得るＩ／データの数を
増大することができ、各コントローラの機能を拡
張することができるものである。
されるPCの接続数に対応する０〜Ｎ（本実施例
ではＮ＝７）個に区分されたメモリエリア〔M.
ARE〕を有し、各メモリエリアには各機械装置
MTjの分担している入力および出力要素
MTINj，MTUTjの論理状態を表わすデータが
ストアされる。また、Ｉ／フラツグメモリユニ
ツト３６は、任意のPCj（ｊ＝０〜７）が分担し
ている入出力制御要素（MTINj，MTUTj）の
アドレスに対応したところに、フラツグすなわち
論理値“１”が書き込まれているメモリであり、
シーケンスプログラムの作成と同時に予め所定の
アドレスにフラツグがストアされる。このよう
に、任意のPCj（ｊ＝０〜７）が分担している入
出力制御要素（MTINj，MTUTj）のアドレス
に対応してフラツグの書き込みが行なわれること
により、全PCがリンケージ状態において後述す
るデータ転送ユニツト３８の作用下に全PCの
Ｉ／データメモリユニツト３４の内容は全く同
一となり、任意のPCjで取り込んだ入力信号を任
意のPCjで使用できるばかりでなく、任意のPCj
でプログラムが組まれた出力を他の任意のPCjへ
転送し、そのPCjから外部へ出力することが可能
となる。従つて、データ転送ユニツト３８は、任
意のPCj（ｊ＝０〜７）で取り込んだ機械装置
MTjの入力および出力要素群MTINj，MTUTj
のデータと、前記Ｉ／フラツグメモリユニツト
３６のフラツグデータとから、データバスライン
DATBSより自身のPCを含め他のPCのＩ／デ
ータメモリユニツトにデータを送出および格納す
る働きをする。このようにして、本発明によれ
ば、全コントローラは１つのシステムとしての形
態をとりながら取り扱い得るＩ／データの数を
増大することができ、各コントローラの機能を拡
張することができるものである。
なお、ライン１２０，１２１，１２２，１２
３，１２４，１２５，１２６はデータの伝送路を
示すものであつて、コントロールユニツト３０が
与えられる制御信号のライン１１１〜１１７およ
びその他のライン１１８，１１９と区別されてい
る。
３，１２４，１２５，１２６はデータの伝送路を
示すものであつて、コントロールユニツト３０が
与えられる制御信号のライン１１１〜１１７およ
びその他のライン１１８，１１９と区別されてい
る。
また、プログラムメモリユニツト２６に対し、
予め各PCjに対しシーケンスプログラムをストア
するためのプログラム用データを伝送するプログ
ラムバスラインPRBSが設けられ、このプログラ
ムバスラインPRBSの一端はプログラマPRGMR
と接続される。
予め各PCjに対しシーケンスプログラムをストア
するためのプログラム用データを伝送するプログ
ラムバスラインPRBSが設けられ、このプログラ
ムバスラインPRBSの一端はプログラマPRGMR
と接続される。
第５図ａは、前述した８個のPC（PC０〜PC
７）とプログラマPRGMRおよび診断ユニツト
DPCU（Diagnosis＆Production Control Unit）
の接続を示すブロツク図である。第５図ｂは、各
PC０〜PC７のデータメモリユニツト３４内部の
アドレス領域とその名称を対応させたテーブルを
示し、各アドレスは４桁からなり、最上位桁（左
端桁）は各PCの番号を示している。そして、
Ｉ／データは、入力要素の番号、出力要素の番
号、内部リレー番号、シフトレジスタ番号、タイ
マおよびカウンタ番号、スチータス番号とから構
成される。また、第５図ｃは、前記アドレスの左
端桁を除いたメモリエリア（RAM）内のアドレ
スと各アドレスに１ビツトづつ対応させたメモリ
エリア内におけるアドレスと同アドレスに対応す
るデータの関係を示すフオーマツトである。この
場合、８進法表示の合計では256ビツト（32バイ
ト）であつて、これら１つのメモリエリアのメモ
リ容量に対応しており、現実には８個分のメモリ
エリアで１個のＩ／データメモリを構成してい
る。
７）とプログラマPRGMRおよび診断ユニツト
DPCU（Diagnosis＆Production Control Unit）
の接続を示すブロツク図である。第５図ｂは、各
PC０〜PC７のデータメモリユニツト３４内部の
アドレス領域とその名称を対応させたテーブルを
示し、各アドレスは４桁からなり、最上位桁（左
端桁）は各PCの番号を示している。そして、
Ｉ／データは、入力要素の番号、出力要素の番
号、内部リレー番号、シフトレジスタ番号、タイ
マおよびカウンタ番号、スチータス番号とから構
成される。また、第５図ｃは、前記アドレスの左
端桁を除いたメモリエリア（RAM）内のアドレ
スと各アドレスに１ビツトづつ対応させたメモリ
エリア内におけるアドレスと同アドレスに対応す
るデータの関係を示すフオーマツトである。この
場合、８進法表示の合計では256ビツト（32バイ
ト）であつて、これら１つのメモリエリアのメモ
リ容量に対応しており、現実には８個分のメモリ
エリアで１個のＩ／データメモリを構成してい
る。
第６図は、PCの命令パターンを示すもので、
オペレーシヨンコード用として５ビツト、PC番
号ｊ＝０〜７の指定用として３ビツトおよびＩ／
アドレスの指定用として８ビツトの各エリアが
形成されている。ここでの特徴としては、PC番
号を命令の中に組み入れることによつて、他の
PCのＩ／データを使用することができるよう
になつていることである。
オペレーシヨンコード用として５ビツト、PC番
号ｊ＝０〜７の指定用として３ビツトおよびＩ／
アドレスの指定用として８ビツトの各エリアが
形成されている。ここでの特徴としては、PC番
号を命令の中に組み入れることによつて、他の
PCのＩ／データを使用することができるよう
になつていることである。
第７図は、１つのシーケンスサイクルにおける
Ｉ／データの伝送時間と演算時間との関係を示
すタイムチヤートである。データ伝送は、一般に
PC０からPC７までシーケンシヤルに遂行され
る。各PCのＩ／データが全部のPCに伝送され
た後、そのＩ／データを使用して演算がなされ
る。演算時間は、処理プログラムの内容によつて
異なるので、最大限長い時間が掛つても30msを
超えないようマージンが設けられる。従つて、
Ｉ／データ伝送と演算は、30msを単位として
交互に繰り返えされる。
Ｉ／データの伝送時間と演算時間との関係を示
すタイムチヤートである。データ伝送は、一般に
PC０からPC７までシーケンシヤルに遂行され
る。各PCのＩ／データが全部のPCに伝送され
た後、そのＩ／データを使用して演算がなされ
る。演算時間は、処理プログラムの内容によつて
異なるので、最大限長い時間が掛つても30msを
超えないようマージンが設けられる。従つて、
Ｉ／データ伝送と演算は、30msを単位として
交互に繰り返えされる。
第８図ａは、各PCj（ｊ＝０〜７）の間の同期
をとる状態を回路的に示すものである。すなわ
ち、第８図ａで、信号は普通各PCが次の
シーケンスサイクルに対応できる状態となつたと
き＝０となる。従つて第８図ａから理解
されるように、全PCにおいて＝０が与え
られていない場合には、同期ラインSYNCLNは
高レベルとはならない。換言すれば、各信号
のうち最も遅いタイミングで与えられる
信号＝０が与えられたとき、同期が成立
するのである。このようにして、同期が成立する
と、SENSESINGNALが各PCに与えられる。
をとる状態を回路的に示すものである。すなわ
ち、第８図ａで、信号は普通各PCが次の
シーケンスサイクルに対応できる状態となつたと
き＝０となる。従つて第８図ａから理解
されるように、全PCにおいて＝０が与え
られていない場合には、同期ラインSYNCLNは
高レベルとはならない。換言すれば、各信号
のうち最も遅いタイミングで与えられる
信号＝０が与えられたとき、同期が成立
するのである。このようにして、同期が成立する
と、SENSESINGNALが各PCに与えられる。
第８図ｂは、同期ラインSYNCLNとシーケン
ス１サイクルの各プロセスとの関連を示すタイム
チヤートである。第８図ｂにおいて、電源投入後
の各シーケンスサイクルを追つてみると、まず各
PCjが分担している入力および出力要素MTINj，
MTUTjに対してＩ／ユニツト２２、インタ
フエースユニツト２４を介してＩ／データメモ
リユニツト３４の各メモリエリアＭ・AREjへの
データの取り込みおよび前記各メモリエリアＭ・
AREjからの出力指令等の処理を行う。次いで、
マージンを経て、第８図ａに示すように、全部の
PCj（ｊ＝０〜７）から信号＝０が与え
られると、同期が成立し、各PCj間でのリンケー
ジすなわちＩ／データの伝送が
IinkageSTARTからシーケンシヤルに遂行され
る。そして、Iinkage ENDとなると、各PCjは演
算を行い、これが終率すると破線で示すように、
Ｉ／データに関するREAD／WRITEのプロセ
スが遂行される。前述した１シーケンスサイクル
中の処理プロセスの内容を具体的に示せば、第８
図ｃに示す通りである。
ス１サイクルの各プロセスとの関連を示すタイム
チヤートである。第８図ｂにおいて、電源投入後
の各シーケンスサイクルを追つてみると、まず各
PCjが分担している入力および出力要素MTINj，
MTUTjに対してＩ／ユニツト２２、インタ
フエースユニツト２４を介してＩ／データメモ
リユニツト３４の各メモリエリアＭ・AREjへの
データの取り込みおよび前記各メモリエリアＭ・
AREjからの出力指令等の処理を行う。次いで、
マージンを経て、第８図ａに示すように、全部の
PCj（ｊ＝０〜７）から信号＝０が与え
られると、同期が成立し、各PCj間でのリンケー
ジすなわちＩ／データの伝送が
IinkageSTARTからシーケンシヤルに遂行され
る。そして、Iinkage ENDとなると、各PCjは演
算を行い、これが終率すると破線で示すように、
Ｉ／データに関するREAD／WRITEのプロセ
スが遂行される。前述した１シーケンスサイクル
中の処理プロセスの内容を具体的に示せば、第８
図ｃに示す通りである。
第９図は、Ｉ／データメモリユニツト３４
と、Ｉ／フラツグメモリユニツト３６と各メモ
リエリアを比較して示したフオーマツトである。
すなわち、Ｉ／データメモリユニツト３４と
Ｉ／フラツグメモリユニツト３６とは、同じ大
きさを有し、Ｉ／フラツグメモリユニツト３６
は、各PCjで出力される出力番号に相当するとこ
ろへ、論理演算とは無関係にフラツグを立てるよ
う動作する。
と、Ｉ／フラツグメモリユニツト３６と各メモ
リエリアを比較して示したフオーマツトである。
すなわち、Ｉ／データメモリユニツト３４と
Ｉ／フラツグメモリユニツト３６とは、同じ大
きさを有し、Ｉ／フラツグメモリユニツト３６
は、各PCjで出力される出力番号に相当するとこ
ろへ、論理演算とは無関係にフラツグを立てるよ
う動作する。
第１０図は、第４図に示すＩ／データ転送ユ
ニツト３８の詳細回路図を示すものである。すな
わち、第１０図において、第８図ａで説明した
PCjのSENSE SIGNALをインバータ４０を介し
てNANDゲート４２，４４からなるRSフリツプ
フロツプに供給する。このRSフリツプフロツプ
では、全てのPCj（ｊ＝０〜７）のリンケージ
（linkage）の準備が完了し、＝０となつ
たことを意味するSENSE SIGNAL＝１となつた
際セツトされ、この時のセツト信号４２Ｓは論理
値が“１”となる。このRSフリツプフロツプの
出力（論理値“１”）に基づいて、ANDゲート４
６を介して10進カウンタ４８に10MHzのクロツ
クが供給される。10進カウンタ４８の出力は、ア
ドレスカウンタ５０に供給される。そしてアドレ
スカウンタ５０とＩ／データメモリユニツト３
４およびＩ／フラツグメモリユニツト３６とが
適宜アドレス線で共通的に接続される。しかる
に、アドレスカウンタ５０と10進カウンタ４８と
は、RSフリツプフロツプ４２，４４がリセツト
状態である間は、クリアされている。
ニツト３８の詳細回路図を示すものである。すな
わち、第１０図において、第８図ａで説明した
PCjのSENSE SIGNALをインバータ４０を介し
てNANDゲート４２，４４からなるRSフリツプ
フロツプに供給する。このRSフリツプフロツプ
では、全てのPCj（ｊ＝０〜７）のリンケージ
（linkage）の準備が完了し、＝０となつ
たことを意味するSENSE SIGNAL＝１となつた
際セツトされ、この時のセツト信号４２Ｓは論理
値が“１”となる。このRSフリツプフロツプの
出力（論理値“１”）に基づいて、ANDゲート４
６を介して10進カウンタ４８に10MHzのクロツ
クが供給される。10進カウンタ４８の出力は、ア
ドレスカウンタ５０に供給される。そしてアドレ
スカウンタ５０とＩ／データメモリユニツト３
４およびＩ／フラツグメモリユニツト３６とが
適宜アドレス線で共通的に接続される。しかる
に、アドレスカウンタ５０と10進カウンタ４８と
は、RSフリツプフロツプ４２，４４がリセツト
状態である間は、クリアされている。
最初、アドレスカウンタ５０はクリアされてい
るので、アドレス値は０であるため、前記Ｉ／
データメモリユニツト３４とＩ／フラツグメモ
リユニツト３６の出力D0には０番地の出力が得
られる。なお、これらメモリユニツト３４，３６
の出力D0は、オープンコレクタNANDゲート５２
介してＩ／データバスDATBSに接続される。
一方、このＩ／データバスDATBSの信号は、
インバータ５４を介して再びＩ／データメモリ
ユニツト３４に書き込むための信号として伝送さ
れる。
るので、アドレス値は０であるため、前記Ｉ／
データメモリユニツト３４とＩ／フラツグメモ
リユニツト３６の出力D0には０番地の出力が得
られる。なお、これらメモリユニツト３４，３６
の出力D0は、オープンコレクタNANDゲート５２
介してＩ／データバスDATBSに接続される。
一方、このＩ／データバスDATBSの信号は、
インバータ５４を介して再びＩ／データメモリ
ユニツト３４に書き込むための信号として伝送さ
れる。
すなわち、本実施例回路においては、10進カウ
ンタ４８が４をカウントすると、Ｉ／データメ
モリユニツト３４に対する書き込みパルスは高レ
ベルとなり、次いで10進カウンタ４８を８カウン
トすると低レベルとなり、この書き込みパルスの
立下りによりＩ／データバスDATBSの内容を
Ｉ／データメモリユニツト３４に書き込む、ま
た、10進カウンタ４８が８をカウントすると、ア
ドレスカウンタ５０へ加える加算パルスが高レベ
ルとなり、次いで10進カウンタ４８が０をカウン
トすると低レベルとなり、この加算パルスの立下
りによりアドレスカウンタ５０は１だけインクリ
メントされ、次のアドレスを前記メモリユニツト
３４，３６に加える。このような動作を繰返し
て、メモリアドレス００００〜２０４７からなる
２０４８ビツトのメモリデータがＩ／データバ
スDATBSに供給される。以上の動作をタイムチ
ヤートで示せば、第１１図に示す通りである。な
お、このＩ／データバスDATBSに対し、各
PCj（ｊ＝０〜７）は、ワイヤードOR接続とな
つている。従つて、アドレスカウンタ５０は、ア
ドレス２０４８をカウントすると、その出力信号
５０Ｓは高レベルとなり、信号を“０”
にすると同時にインバータ５６を介してRSフリ
ツプフロツプ４２，４４をリセツトする。この
RSフリツプフロツプ４２，４４のリセツトによ
り、アドレスカウンタ５０と10進カウンタ４８
は、そのカウントがクリアされる。このようにし
て、各PCj（ｊ＝０〜７）のリンケージが完了し
た時点では、全PCj（ｊ＝０〜７）のＩ／デー
タメモリユニツト３４の内容は全く同一となり、
任意のPCjで取り込んだ入力信号を任意のPCjで
使用できることは勿論のこと、任意のPCjでプロ
グラムが組まれた出力を他の任意のPCjへ転送
し、そのPCjから外部へ出力することができる。
ンタ４８が４をカウントすると、Ｉ／データメ
モリユニツト３４に対する書き込みパルスは高レ
ベルとなり、次いで10進カウンタ４８を８カウン
トすると低レベルとなり、この書き込みパルスの
立下りによりＩ／データバスDATBSの内容を
Ｉ／データメモリユニツト３４に書き込む、ま
た、10進カウンタ４８が８をカウントすると、ア
ドレスカウンタ５０へ加える加算パルスが高レベ
ルとなり、次いで10進カウンタ４８が０をカウン
トすると低レベルとなり、この加算パルスの立下
りによりアドレスカウンタ５０は１だけインクリ
メントされ、次のアドレスを前記メモリユニツト
３４，３６に加える。このような動作を繰返し
て、メモリアドレス００００〜２０４７からなる
２０４８ビツトのメモリデータがＩ／データバ
スDATBSに供給される。以上の動作をタイムチ
ヤートで示せば、第１１図に示す通りである。な
お、このＩ／データバスDATBSに対し、各
PCj（ｊ＝０〜７）は、ワイヤードOR接続とな
つている。従つて、アドレスカウンタ５０は、ア
ドレス２０４８をカウントすると、その出力信号
５０Ｓは高レベルとなり、信号を“０”
にすると同時にインバータ５６を介してRSフリ
ツプフロツプ４２，４４をリセツトする。この
RSフリツプフロツプ４２，４４のリセツトによ
り、アドレスカウンタ５０と10進カウンタ４８
は、そのカウントがクリアされる。このようにし
て、各PCj（ｊ＝０〜７）のリンケージが完了し
た時点では、全PCj（ｊ＝０〜７）のＩ／デー
タメモリユニツト３４の内容は全く同一となり、
任意のPCjで取り込んだ入力信号を任意のPCjで
使用できることは勿論のこと、任意のPCjでプロ
グラムが組まれた出力を他の任意のPCjへ転送
し、そのPCjから外部へ出力することができる。
第１２図は、第５図ａに示す診断ユニツト
DPCUの説明図である。すなわち、第１２図ａに
おいて、診断ユニツトDPCUからは、診断の結果
を例えばオフイス側においてテレタイプTTYに
よつて打出すことができ、また生産プラント側に
おいてデイスプレイ装置DISPLAYに表示するこ
とができる。なお、テレタイプTTYでは、生産
データ（Production Data）のリストを打出し、
デイスプレイ装置DISPLAYではプラントを構成
している機械装置のうち停止（Machine Down）
したものを表示すると共に故障領域（Failure
Area）を表示する。第１２図ｂは、テレタイプ
TTYによりタイプアウトされた生産データの一
例を示すものであつて、この種のデータは、任意
にもしくは故障が発生した場合またはプラントが
休止されるとき（Final Report Time）にタイプ
アウトすることができる。一方、第１２図ｃは、
テレタイプTTYによるリスト作成に必要なデー
タ（本例では主として各Ｉ／要素と時間との関
係に注目する）をテレタイプTTYからキーイン
する場合の項目を示す。そして、第１２図ｄは、
各Ｉ／要素における計画（キーイン）されたサ
イクルタイム（Planned Cycle Time）とその許
容値とを示し、この許容値を超過した場合を故障
状態（Failure）と対応させている。
DPCUの説明図である。すなわち、第１２図ａに
おいて、診断ユニツトDPCUからは、診断の結果
を例えばオフイス側においてテレタイプTTYに
よつて打出すことができ、また生産プラント側に
おいてデイスプレイ装置DISPLAYに表示するこ
とができる。なお、テレタイプTTYでは、生産
データ（Production Data）のリストを打出し、
デイスプレイ装置DISPLAYではプラントを構成
している機械装置のうち停止（Machine Down）
したものを表示すると共に故障領域（Failure
Area）を表示する。第１２図ｂは、テレタイプ
TTYによりタイプアウトされた生産データの一
例を示すものであつて、この種のデータは、任意
にもしくは故障が発生した場合またはプラントが
休止されるとき（Final Report Time）にタイプ
アウトすることができる。一方、第１２図ｃは、
テレタイプTTYによるリスト作成に必要なデー
タ（本例では主として各Ｉ／要素と時間との関
係に注目する）をテレタイプTTYからキーイン
する場合の項目を示す。そして、第１２図ｄは、
各Ｉ／要素における計画（キーイン）されたサ
イクルタイム（Planned Cycle Time）とその許
容値とを示し、この許容値を超過した場合を故障
状態（Failure）と対応させている。
前述した本発明の実施例においては、各PCj
（ｊ＝０〜７）に対するプログラムメモリユニツ
トへのシーケンスプログラムのロードを、プログ
ラマ、プログラムバスを使用して行う場合を示し
たが、これらプログラマ、プログラムバスを使用
しないでプログラムメモリを予め別の場所で作成
するようにしてもよいことは勿論である。
（ｊ＝０〜７）に対するプログラムメモリユニツ
トへのシーケンスプログラムのロードを、プログ
ラマ、プログラムバスを使用して行う場合を示し
たが、これらプログラマ、プログラムバスを使用
しないでプログラムメモリを予め別の場所で作成
するようにしてもよいことは勿論である。
前述したように、本発明によれば、各プログラ
マブルシーケンスコントローラには、Ｉ／デー
タメモリユニツトおよびＩ／フラツグメモリユ
ニツト内に他のプログラマブルシーケンスコント
ローラが分担している入出力要素群に対応する
Ｉ／データおよびＩ／フラツグのメモリエリ
アを有しており、さらにこれら他のプログラマブ
ルシーケンスコントローラ用のメモリエリアへの
Ｉ／データおよびＩ／フラツグの書き込みを
各シーケンスサイクル中に設けられているリンケ
ージ状態において互いに遂行するためのＩ／デ
ータ転送ユニツトとを有することによつて、各コ
ントローラは機能の増大、すなわち１つのシステ
ムとしての形態をとりながら取り扱い得るＩ／
データの数を増大し得る拡張性を備える。従つ
て、この種プログラマブルシーケンスコントロー
ラを並列運転させる場合は、他のコントローラが
分担している入力要素に関する情報を恰も自身が
分担している入出力要素からの情報と同じように
扱うことが可能となり、この結果第２図および第
３図に示したような、Ｉ／モジユールユニツト
間でのハードワイヤによる接続等は不要となる。
マブルシーケンスコントローラには、Ｉ／デー
タメモリユニツトおよびＩ／フラツグメモリユ
ニツト内に他のプログラマブルシーケンスコント
ローラが分担している入出力要素群に対応する
Ｉ／データおよびＩ／フラツグのメモリエリ
アを有しており、さらにこれら他のプログラマブ
ルシーケンスコントローラ用のメモリエリアへの
Ｉ／データおよびＩ／フラツグの書き込みを
各シーケンスサイクル中に設けられているリンケ
ージ状態において互いに遂行するためのＩ／デ
ータ転送ユニツトとを有することによつて、各コ
ントローラは機能の増大、すなわち１つのシステ
ムとしての形態をとりながら取り扱い得るＩ／
データの数を増大し得る拡張性を備える。従つ
て、この種プログラマブルシーケンスコントロー
ラを並列運転させる場合は、他のコントローラが
分担している入力要素に関する情報を恰も自身が
分担している入出力要素からの情報と同じように
扱うことが可能となり、この結果第２図および第
３図に示したような、Ｉ／モジユールユニツト
間でのハードワイヤによる接続等は不要となる。
第１図は従来のプログラマブルシーケンスコン
トローラ（PC）の構成を示すブロツク回路図、
第２図ａ，ｂ，ｃは従来のPCの欠点を示す説明
図、第３図ａ，ｂ，ｃは従来のPCの別の欠点を
示す説明図、第４図は本発明に係るプログラマブ
ルシーケンスコントローラ（PC）の構成を示す
ブロツク回路図、第５図ａ，ｂ，ｃは８台のPC
の接続とそのＩ／データメモリユニツトのメモ
リエリアにおけるアドレスとの関係を示す説明
図、第６図はシーケンスプログラム命令語の構成
を示す説明図、第７図は１つのシーケンスサイク
ルにおける時間的経過の内容を示すタイムチヤー
ト図、第８図ａ，ｂ，ｃは全PCの同期に関する
もので、ａは回路図、ｂは同期ラインの論理状態
図、ｃは１シーケンスサイクル中におけるリンケ
ージの状態説明図、第９図は本発明PCのＩ／
データメモリユニツトとＩ／フラツグメモリユ
ニツトの各メモリエリアのフオーマツト図、第１
０図は本発明PCのデータ転送ユニツトの具体例
を示す回路図、第１１図は第１０図に示す回路の
動作状態を示す波形図、第１２図ａ，ｂ，ｃ，ｄ
は第５図ａに示す診断ユニツト（DPCU）に関す
るもので、ａは回路図、ｂはテレタイプ
（TTY）に打出す生産データのモデル図、ｃはテ
レタイプ（TTY）へキーインする項目を示す説
明図、ｄは正常（Narmal）と故障（Failure）お
よび許容値（Allowance）との関係図である。 ２２……Ｉ／ユニツト、２４……インタフエ
ースユニツト、２６……プログラムメモリユニツ
ト、２８……演算ユニツト、３０……コントロー
ルユニツト、３２……プログラムカウンタ、３４
……Ｉ／データメモリユニツト、３６……Ｉ／
フラツグメモリユニツト、３８……データ転送
ユニツト、４０……インバータ、４２，４４……
NANDゲート（RSフリツプフロツプ）、４６……
ANDゲート、４８……10進カウンタ、５０……
アドレスカウンタ、５２……NANDゲート、５４
……インバータ、５６……インバータ、PRGMR
……プログラマ、DATBS……データバスライ
ン、PRBS……プログラムバスライン、DPCU…
…診断ユニツト、SYNCLN……同期ライン、
TTY……テレタイプ、DISPLAY……デイスプレ
イ装置、１１１〜１１７……制御信号ライン、１
１８，１１９……指令ライン、１２０〜１２６…
…データ伝送ライン、MTj……機械装置、PCj…
…プログラマブルシーケンスコントローラ、
MTINj……入力要素、MTUTj……出力要素。
トローラ（PC）の構成を示すブロツク回路図、
第２図ａ，ｂ，ｃは従来のPCの欠点を示す説明
図、第３図ａ，ｂ，ｃは従来のPCの別の欠点を
示す説明図、第４図は本発明に係るプログラマブ
ルシーケンスコントローラ（PC）の構成を示す
ブロツク回路図、第５図ａ，ｂ，ｃは８台のPC
の接続とそのＩ／データメモリユニツトのメモ
リエリアにおけるアドレスとの関係を示す説明
図、第６図はシーケンスプログラム命令語の構成
を示す説明図、第７図は１つのシーケンスサイク
ルにおける時間的経過の内容を示すタイムチヤー
ト図、第８図ａ，ｂ，ｃは全PCの同期に関する
もので、ａは回路図、ｂは同期ラインの論理状態
図、ｃは１シーケンスサイクル中におけるリンケ
ージの状態説明図、第９図は本発明PCのＩ／
データメモリユニツトとＩ／フラツグメモリユ
ニツトの各メモリエリアのフオーマツト図、第１
０図は本発明PCのデータ転送ユニツトの具体例
を示す回路図、第１１図は第１０図に示す回路の
動作状態を示す波形図、第１２図ａ，ｂ，ｃ，ｄ
は第５図ａに示す診断ユニツト（DPCU）に関す
るもので、ａは回路図、ｂはテレタイプ
（TTY）に打出す生産データのモデル図、ｃはテ
レタイプ（TTY）へキーインする項目を示す説
明図、ｄは正常（Narmal）と故障（Failure）お
よび許容値（Allowance）との関係図である。 ２２……Ｉ／ユニツト、２４……インタフエ
ースユニツト、２６……プログラムメモリユニツ
ト、２８……演算ユニツト、３０……コントロー
ルユニツト、３２……プログラムカウンタ、３４
……Ｉ／データメモリユニツト、３６……Ｉ／
フラツグメモリユニツト、３８……データ転送
ユニツト、４０……インバータ、４２，４４……
NANDゲート（RSフリツプフロツプ）、４６……
ANDゲート、４８……10進カウンタ、５０……
アドレスカウンタ、５２……NANDゲート、５４
……インバータ、５６……インバータ、PRGMR
……プログラマ、DATBS……データバスライ
ン、PRBS……プログラムバスライン、DPCU…
…診断ユニツト、SYNCLN……同期ライン、
TTY……テレタイプ、DISPLAY……デイスプレ
イ装置、１１１〜１１７……制御信号ライン、１
１８，１１９……指令ライン、１２０〜１２６…
…データ伝送ライン、MTj……機械装置、PCj…
…プログラマブルシーケンスコントローラ、
MTINj……入力要素、MTUTj……出力要素。
Claims (1)
- 【特許請求の範囲】 １ 入出力要素群と結合してＩ／データの授受
を行うＩ／データ制御ユニツトと、このＩ／
データ制御ユニツトとインタフエースユニツトを
介して結合されＩ／データをストアするＩ／
データメモリユニツトと、シーケンスプログラム
をストアするプログラムメモリユニツトと、この
プログラムメモリユニツトから読み出したシーケ
ンスプログラムに基づいて演算を行う演算ユニツ
トおよび前記各ユニツトに対し制御信号を与える
コントロールユニツトを備えたプログラマブルシ
ーケンスコントローラにおいて、 複数の並列接続される任意の各コントローラの
中のシーケンスプログラムで出力されるＩ／デ
ータのアドレスに対応するところにＩ／フラツ
グを書き込みストアするＩ／フラツグメモリユ
ニツトを設け、 所定のコントローラのＩ／データメモリユニ
ツトおよびＩ／フラツグメモリユニツトに対す
るＩ／データおよびＩ／フラツグの書き込み
を各シーケンスサイクル中に設けられているリン
ケージ状態において実行するＩ／データ転送ユ
ニツトを設け、 前記Ｉ／フラツグメモリユニツトはＩ／デ
ータメモリユニツトとそれぞれ対応するメモリエ
リアを備え、各ユニツトに対しそれぞれ対称的に
かつ並列に接続され、 前記Ｉ／データ転送ユニツトは10進カウンタ
とアドレスカウンタとを備え、10進カウンタより
Ｉ／データメモリユニツトへ書き込みパルスを
供給すると共にアドレスカウンタへ加算パルスを
供給し、さらにアドレスカウンタよりＩ／デー
タメモリユニツトおよびＩ／フラツグメモリユ
ニツトヘアドレス指令を供給するよう構成する ことを特徴とする機能拡張性を備えたプログラマ
ブルシーケンスコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164941A JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
| US06/407,542 US4550366A (en) | 1981-10-17 | 1982-08-12 | Programmable sequence controller and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164941A JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868109A JPS5868109A (ja) | 1983-04-22 |
| JPS6224802B2 true JPS6224802B2 (ja) | 1987-05-30 |
Family
ID=15802752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164941A Granted JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4550366A (ja) |
| JP (1) | JPS5868109A (ja) |
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