JPS6224802B2 - - Google Patents

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JPS6224802B2
JPS6224802B2 JP56164941A JP16494181A JPS6224802B2 JP S6224802 B2 JPS6224802 B2 JP S6224802B2 JP 56164941 A JP56164941 A JP 56164941A JP 16494181 A JP16494181 A JP 16494181A JP S6224802 B2 JPS6224802 B2 JP S6224802B2
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JP
Japan
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data
unit
memory unit
program
sequence
Prior art date
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Application number
JP56164941A
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JPS5868109A (ja
Inventor
Masaaki Murakoshi
Fumyasu Toyama
Masanori Wakuta
Junichi Sasaki
Hirotoshi Watanabe
Tomio Yugawa
Yoshihiko Okayama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Shibaura Machine Co Ltd
Original Assignee
Toshiba Machine Co Ltd
Toyota Motor Corp
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Publication date
Application filed by Toshiba Machine Co Ltd, Toyota Motor Corp filed Critical Toshiba Machine Co Ltd
Priority to JP56164941A priority Critical patent/JPS5868109A/ja
Priority to US06/407,542 priority patent/US4550366A/en
Publication of JPS5868109A publication Critical patent/JPS5868109A/ja
Publication of JPS6224802B2 publication Critical patent/JPS6224802B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052Linking several PLC's
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/10Plc systems
    • G05B2219/11Plc I-O input output
    • G05B2219/1159Image table, memory

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 本発明は、プログラマブルシーケンスコントロ
ーラ(以下PCと称する)に係り、特に各種制御
対象の制御システムとしての機能拡張性を備えた
プログラマブルシーケンスコントローラに関す
る。
この種のPCを制御対象である機械装置に使用
する場合、特にPCが小型であると、現状におい
ては次のような問題点が指摘されている。なお、
小型のPCとは、一般にI/データ数が128以上
でメモリ容量が1KW以下のものをいう。
(イ) 小型PCを使用している状態で、仕様に変更
等が生じた時、PCに拡張性がないため、中型
規模のPC(I/データ数128〜512、メモリ
容量1〜4K)と置換える必要があること。
(ロ) 小型PCの場合、コストパーフオーマンス上
大型規模のPC(I/データ数512以上、メモ
リ容量4K以上)に比べ、各種機能、例えばプ
ログラミング、診断、拡張性の点で劣ること。
(ハ) 小型PCと大型PCとでは、その機能が異なる
ので、同一の操作性が得られないこと。
(ニ) 小型PCを複数台使用して並列運転する場
合、各PC間のインターロツクをI/モジユ
ール経由で行う必要があること。
(ホ) 小型PCを複数台並列使用する場合、シーケ
ンスプログラムのローデイングは、各PC毎に
行う必要があること。
(ヘ) 小型PCは大型PCに比べて、例えば演算処理
の速度等の機能が低いこと。
第1図は、現在一般に使用されているPCの概
略的な構成を示すブロツク回路図である。すなわ
ち、第1図において、PCは、制御対象である機
械装置MTの一部である入力要素MTIN(押ボタ
ンスイツチ)および出力要素MTUT(リレー
コイル)等と接続される。PCは、プログラムメ
モリユニツト10、I/データメモリユニツト
12、インターフエースユニツト14、I/モ
ジユールユニツト16、演算ユニツト18および
コントロールユニツト20とから構成されてい
る。プログラムメモリユニツト10は、機械装置
MTの動作シーケンスに応じた処理すべき命令群
がストアされている。I/データメモリユニツ
ト12は、機械装置MTの各入力、出力要素
(MTIN、MTUT)の作動状態をストアしてい
る。演算ユニツト18は、プログラムメモリ10
からの命令語をライン102を介して取り込み、
かつその命令を実行するのに必要なI/データ
をライン103を介してI/データメモリユニ
ツト12から取り込むよう接続配置される。この
演算ユニツト18は、タイマ等のようにシーケン
ス処理の過程で内部的に用いられる処理に必要な
カウンタ、レジスタ等を有しており、これらの結
果(タイムアツプ等の信号)をプログラムメモリ
ユニツト10内のメモリエリア(RAM)に一時
的に記憶するよう構成する。なお、インターフエ
ースユニツト14は、ライン106,109を介
してI/データメモリユニツト12とI/モ
ジユールユニツト16とに結合している。そし
て、コントロールユニツト20は、前記各ユニツ
ト10,12,14,16および18に対する指
令を与えるもので、これらの指令はそれぞれ10
1,104,107,108,105を介して伝
達される。例えば、ライン108は、機械装置
MTとI/モジユールユニツト16との信号の
授受を指令するためのタイミング信号やアドレス
信号供給用として使用される。また、ライン10
1は、プログラムメモリユニツト10に対するア
ドレスを指定するアドレス指定信号用として使用
される。なお、このように演算機能を有するPC
の場合、演算ユニツト18とコントロールユニツ
ト20とを含めて広義のコントロールユニツトと
称する。
前述した従来のPCにおいて、特に小型のPCの
場合、前記問題点(ニ)の具体例として、第2図およ
び第3図に示すような問題点が指摘される。
すなわち、第2図は、2台のPC〔PC0、PO
1とする〕を並列運転する場合において、一方の
PC1の出力を他方のPC0の入力条件とする例を
示すものである。第2図aは、前記ラダー回路を
示す。この場合、上段の出力要素であるリレーコ
イル0103への入力成立条件(リレーコイルが
励起される条件)は、接点0001がON状態と
なることであり、一方下段のリレーコイル010
4の入力成立条件は、接点1005がON状態と
なることである。今、各リレーコイルおよび接点
を指定している記号の最左端桁の数(103の
ときは0、005のときは1)を各PC0、PC
1におけるコントローラとしての番号0,1に対
応させるものとすると、第2図aに示すリレーラ
ダー回路の実行は不可能である。この場合、第2
図aに示すシーケンスを実行するためには、第2
図bに示すように、接点1005の代わりにPC
0内に内部的な接点0002を設け、この接点0
002を、第2図cに示すように、PC1の出力0
05と、PC0、PC1のI/モジユールPC0
−16、PC1−16間でハードワイヤ結合しな
ければならない。
従つて、多数のPCを並列運転する場合、各PCj
(j=0,1,2,3……N)の相互間において
ハードワイヤ結合することとなると、使用台数N
が大きくなるに従い回路構成が煩雑になり、特に
各PCj中のプログラムメモリが機械装置MTのシ
ーケンス動作仕様の変更に伴つて当然配線変更を
要求された際には、PCとしての利点が大幅に低
下し、このことが小型PCから中型および大型PC
へ変更しなければならない原因となつている。
第3図は、第2図と同様に、2台のPC〔PC
0、PC1〕を並列運転する場合において、PC0
におけるリレーコイル0102の入力条件とし
て、PC1の内部リレー1141の接点を使用す
る時の問題点である。この場合、第3図aに示す
リレーラダー回路を、第3図bに示すように、一
旦PC1の中で出力に変更(1102による)
し、さらに第3図cに示すようにPC0のリレー
コイル0102に対し接点0002を設けて、
PC1の1102とPC0の0002とを各PC
0、PC1のI/モジユールを介して接続しな
ければならない。
そこで、本発明者等は、前述した従来のPCの
問題点を全て克服すべく種々検討並びに試作を行
つた結果、 複数台の独立したPCのI/データを相互
にリンクさせ、所定のPCに入出力されたデー
タが他のPCおよび診断ユニツトで、あたかも
自身のPCに入出力されたデータであるかのよ
うに取扱い得るようにし、 複数台のPCの各プログラムメモリのアドレ
スを共通にすることによつて所定のPCに接続
されたプログラマから他のPCのメモリに対す
るロードもしくはロードされているメモリ内容
の修正を可能にし、 メモリのアドレスを共通にしなくてもプログ
ラマを必要としているPCにプログラマを接続
し、オフラインで作成した全体のプログラムの
内そのPCに必要な分だけロードを可能にし、 さらに、複数台のPCの動作を診断ユニツト
で集中監視して診断するよう構成すれば、 前記問題点を解消し得ることを突き止めた。
すなわち、本発明においては、並列接続する各
プログラマブルシーケンスコントローラに、I/
データメモリユニツトとI/フラツグメモリ
ユニツトとを設け、これらのメモリユニツト内に
他のコントローラが分相している入出力要素群に
対応するI/データおよびI/フラツグのメ
モリエリアを備え、これら他のコントローラ用の
メモリエリアへのI/データおよびI/フラ
ツグの書き込みを各シーケンスサイクル中に設け
られているリンケージ状態において互いに実行す
るようI/データ転送ユニツトを設けることに
より、各コントローラは機能の増大すなわち1つ
のシステムとしての形態をとりながら取り扱い得
るI/データの数を増大し得る拡張性を保持さ
せることが可能となる。
従つて、本発明の目的は、小型のプログラマブ
ルシーケンスコントローラを複数台並列接続して
運転することによつて1台の大型コントローラを
扱つているのと同様の機能拡張性を具備した小型
のプログラマブルシーケンスコントローラを提供
するにある。
前記目的を達成するため、本発明においては、
入出力要素群と結合してI/データの授受を行
うI/データ制御ユニツトと、このI/デー
タ制御ユニツトとインタフエースユニツトを介し
て結合されI/データをストアするI/デー
タメモリユニツトと、シーケンスプログラムをス
トアするプログラムメモリユニツトと、このプロ
グラムメモリユニツトから読み出したシーケンス
プログラムに基づいて演算を行う演算ユニツトお
よび前記各ユニツトに対し制御信号を与えるコン
トロールユニツトを備えたプログラマブルシーケ
ンスコントローラにおいて、並列接続される任意
の各コントローラの中のシーケンスプログラムで
出力されるI/データのアドレスに対応すると
ころにI/フラツグを書き込みストアするI/
フラツグメモリユニツトを設け、さらに所定の
コントローラのI/データメモリユニツトおよ
びI/フラツグメモリユニツトに対するI/
データおよびI/フラツグの書き込みを各シー
ケンスサイクル中に設けられているリンケージ状
態において実行するI/データ転送ユニツトと
を設けることを特徴とする。
前記のプログラマブルシーケンスコントローラ
において、I/データメモリユニツトとI/
フラツグメモリユニツトとはそれぞれ対応するメ
モリエリアを備え、各ユニツトに対しそれぞれ対
称的にかつ並列に接続する。
また、I/データ転送ユニツトは、10進カウ
ンタとアドレスカウンタとを備え、10進カウンタ
よりI/データメモリユニツトへ書き込みパル
スを供給すると共にアドレスカウンタへ加算パル
スを供給し、さらにアドレスカウンタよりI/
データメモリユニツトおよびI/フラツグメモ
リユニツトヘアドレス指令を供給するよう構成す
る。
次に、本発明に係る機能拡張性を有するプログ
ラマブルシーケンスコントローラの実施例につき
添付図面を参照しながら以下詳細に説明する。
第4図は、本発明に係るプログラマブルシーケ
ンスコントローラ(PC)の一実施例を示すブロ
ツク回路図である。なお、本実施例においては、
プログラマブルシーケンスコントローラPCjと機
械装置MTjと共に共通符号j(j=0,1,2,
3,……7)を使用して、8台までのPCを並列
接続して運転することが可能であること、すなわ
ちシステムとしての拡張性があることを示す。な
お、第4図において、制御対象である機械装置
MTjとの接続は、第1図と同様に、入力要素
MTINjおよび出力要素MTUTjと適宜行われ
る。PCjは、I/ユニツト22と、インタフエ
ースユニツト24と、プログラムメモリユニツト
26と、演算ユニツト28と、コントロールユニ
ツト30と、プログラムカウンタ32と、I/
データメモリユニツト34と、I/フラツグメ
モリユニツト36およびデータ転送ユニツト38
とから構成されている。
しかるに、PCjにおいて、I/ユニツト22
は、機械装置MTjの入力および出力要素
MTINj、MTUTjと接続される。インタフエー
スユニツト24は、I/ユニツト22および
I/データメモリユニツト34との間でI/
データをバツフアする。プログラムメモリユニツ
ト26は、シーケンスプログラム命令群がストア
される。演算ユニツト28は、プログラムメモリ
ユニツト26からのプログラム命令を、ライン1
26を介して取り込み、必要な演算処理を遂行す
る。コントロールユニツト30は、PCjの各ユニ
ツト22,24,26,28,34,36,38
との間でライン111,112,113,11
4,115,116および117を介して制御信
号の授受を行う。プログラムカウンタ32は、演
算ユニツト28からの1単位の命令の処理が終了
した時、ライン118を介して指令を受け、一方
プログラムメモリユニツト26に対し、ライン1
19を介して次の命令のストアされているアドレ
スを指定するアドレス指定用として構成される。
I/データメモリユニツト34は、並列接続
されるPCの接続数に対応する0〜N(本実施例
ではN=7)個に区分されたメモリエリア〔M.
ARE〕を有し、各メモリエリアには各機械装置
MTjの分担している入力および出力要素
MTINj,MTUTjの論理状態を表わすデータが
ストアされる。また、I/フラツグメモリユニ
ツト36は、任意のPCj(j=0〜7)が分担し
ている入出力制御要素(MTINj,MTUTj)の
アドレスに対応したところに、フラツグすなわち
論理値“1”が書き込まれているメモリであり、
シーケンスプログラムの作成と同時に予め所定の
アドレスにフラツグがストアされる。このよう
に、任意のPCj(j=0〜7)が分担している入
出力制御要素(MTINj,MTUTj)のアドレス
に対応してフラツグの書き込みが行なわれること
により、全PCがリンケージ状態において後述す
るデータ転送ユニツト38の作用下に全PCの
I/データメモリユニツト34の内容は全く同
一となり、任意のPCjで取り込んだ入力信号を任
意のPCjで使用できるばかりでなく、任意のPCj
でプログラムが組まれた出力を他の任意のPCj
転送し、そのPCjから外部へ出力することが可能
となる。従つて、データ転送ユニツト38は、任
意のPCj(j=0〜7)で取り込んだ機械装置
MTjの入力および出力要素群MTINj,MTUTj
のデータと、前記I/フラツグメモリユニツト
36のフラツグデータとから、データバスライン
DATBSより自身のPCを含め他のPCのI/デ
ータメモリユニツトにデータを送出および格納す
る働きをする。このようにして、本発明によれ
ば、全コントローラは1つのシステムとしての形
態をとりながら取り扱い得るI/データの数を
増大することができ、各コントローラの機能を拡
張することができるものである。
なお、ライン120,121,122,12
3,124,125,126はデータの伝送路を
示すものであつて、コントロールユニツト30が
与えられる制御信号のライン111〜117およ
びその他のライン118,119と区別されてい
る。
また、プログラムメモリユニツト26に対し、
予め各PCjに対しシーケンスプログラムをストア
するためのプログラム用データを伝送するプログ
ラムバスラインPRBSが設けられ、このプログラ
ムバスラインPRBSの一端はプログラマPRGMR
と接続される。
第5図aは、前述した8個のPC(PC0〜PC
7)とプログラマPRGMRおよび診断ユニツト
DPCU(Diagnosis&Production Control Unit)
の接続を示すブロツク図である。第5図bは、各
PC0〜PC7のデータメモリユニツト34内部の
アドレス領域とその名称を対応させたテーブルを
示し、各アドレスは4桁からなり、最上位桁(左
端桁)は各PCの番号を示している。そして、
I/データは、入力要素の番号、出力要素の番
号、内部リレー番号、シフトレジスタ番号、タイ
マおよびカウンタ番号、スチータス番号とから構
成される。また、第5図cは、前記アドレスの左
端桁を除いたメモリエリア(RAM)内のアドレ
スと各アドレスに1ビツトづつ対応させたメモリ
エリア内におけるアドレスと同アドレスに対応す
るデータの関係を示すフオーマツトである。この
場合、8進法表示の合計では256ビツト(32バイ
ト)であつて、これら1つのメモリエリアのメモ
リ容量に対応しており、現実には8個分のメモリ
エリアで1個のI/データメモリを構成してい
る。
第6図は、PCの命令パターンを示すもので、
オペレーシヨンコード用として5ビツト、PC番
号j=0〜7の指定用として3ビツトおよびI/
アドレスの指定用として8ビツトの各エリアが
形成されている。ここでの特徴としては、PC番
号を命令の中に組み入れることによつて、他の
PCのI/データを使用することができるよう
になつていることである。
第7図は、1つのシーケンスサイクルにおける
I/データの伝送時間と演算時間との関係を示
すタイムチヤートである。データ伝送は、一般に
PC0からPC7までシーケンシヤルに遂行され
る。各PCのI/データが全部のPCに伝送され
た後、そのI/データを使用して演算がなされ
る。演算時間は、処理プログラムの内容によつて
異なるので、最大限長い時間が掛つても30msを
超えないようマージンが設けられる。従つて、
I/データ伝送と演算は、30msを単位として
交互に繰り返えされる。
第8図aは、各PCj(j=0〜7)の間の同期
をとる状態を回路的に示すものである。すなわ
ち、第8図aで、信号は普通各PCが次の
シーケンスサイクルに対応できる状態となつたと
き=0となる。従つて第8図aから理解
されるように、全PCにおいて=0が与え
られていない場合には、同期ラインSYNCLNは
高レベルとはならない。換言すれば、各信号
のうち最も遅いタイミングで与えられる
信号=0が与えられたとき、同期が成立
するのである。このようにして、同期が成立する
と、SENSESINGNALが各PCに与えられる。
第8図bは、同期ラインSYNCLNとシーケン
ス1サイクルの各プロセスとの関連を示すタイム
チヤートである。第8図bにおいて、電源投入後
の各シーケンスサイクルを追つてみると、まず各
PCjが分担している入力および出力要素MTINj
MTUTjに対してI/ユニツト22、インタ
フエースユニツト24を介してI/データメモ
リユニツト34の各メモリエリアM・AREjへの
データの取り込みおよび前記各メモリエリアM・
AREjからの出力指令等の処理を行う。次いで、
マージンを経て、第8図aに示すように、全部の
PCj(j=0〜7)から信号=0が与え
られると、同期が成立し、各PCj間でのリンケー
ジすなわちI/データの伝送が
IinkageSTARTからシーケンシヤルに遂行され
る。そして、Iinkage ENDとなると、各PCjは演
算を行い、これが終率すると破線で示すように、
I/データに関するREAD/WRITEのプロセ
スが遂行される。前述した1シーケンスサイクル
中の処理プロセスの内容を具体的に示せば、第8
図cに示す通りである。
第9図は、I/データメモリユニツト34
と、I/フラツグメモリユニツト36と各メモ
リエリアを比較して示したフオーマツトである。
すなわち、I/データメモリユニツト34と
I/フラツグメモリユニツト36とは、同じ大
きさを有し、I/フラツグメモリユニツト36
は、各PCjで出力される出力番号に相当するとこ
ろへ、論理演算とは無関係にフラツグを立てるよ
う動作する。
第10図は、第4図に示すI/データ転送ユ
ニツト38の詳細回路図を示すものである。すな
わち、第10図において、第8図aで説明した
PCjのSENSE SIGNALをインバータ40を介し
てNANDゲート42,44からなるRSフリツプ
フロツプに供給する。このRSフリツプフロツプ
では、全てのPCj(j=0〜7)のリンケージ
(linkage)の準備が完了し、=0となつ
たことを意味するSENSE SIGNAL=1となつた
際セツトされ、この時のセツト信号42Sは論理
値が“1”となる。このRSフリツプフロツプの
出力(論理値“1”)に基づいて、ANDゲート4
6を介して10進カウンタ48に10MHzのクロツ
クが供給される。10進カウンタ48の出力は、ア
ドレスカウンタ50に供給される。そしてアドレ
スカウンタ50とI/データメモリユニツト3
4およびI/フラツグメモリユニツト36とが
適宜アドレス線で共通的に接続される。しかる
に、アドレスカウンタ50と10進カウンタ48と
は、RSフリツプフロツプ42,44がリセツト
状態である間は、クリアされている。
最初、アドレスカウンタ50はクリアされてい
るので、アドレス値は0であるため、前記I/
データメモリユニツト34とI/フラツグメモ
リユニツト36の出力D0には0番地の出力が得
られる。なお、これらメモリユニツト34,36
の出力D0は、オープンコレクタNANDゲート52
介してI/データバスDATBSに接続される。
一方、このI/データバスDATBSの信号は、
インバータ54を介して再びI/データメモリ
ユニツト34に書き込むための信号として伝送さ
れる。
すなわち、本実施例回路においては、10進カウ
ンタ48が4をカウントすると、I/データメ
モリユニツト34に対する書き込みパルスは高レ
ベルとなり、次いで10進カウンタ48を8カウン
トすると低レベルとなり、この書き込みパルスの
立下りによりI/データバスDATBSの内容を
I/データメモリユニツト34に書き込む、ま
た、10進カウンタ48が8をカウントすると、ア
ドレスカウンタ50へ加える加算パルスが高レベ
ルとなり、次いで10進カウンタ48が0をカウン
トすると低レベルとなり、この加算パルスの立下
りによりアドレスカウンタ50は1だけインクリ
メントされ、次のアドレスを前記メモリユニツト
34,36に加える。このような動作を繰返し
て、メモリアドレス0000〜2047からなる
2048ビツトのメモリデータがI/データバ
スDATBSに供給される。以上の動作をタイムチ
ヤートで示せば、第11図に示す通りである。な
お、このI/データバスDATBSに対し、各
PCj(j=0〜7)は、ワイヤードOR接続とな
つている。従つて、アドレスカウンタ50は、ア
ドレス2048をカウントすると、その出力信号
50Sは高レベルとなり、信号を“0”
にすると同時にインバータ56を介してRSフリ
ツプフロツプ42,44をリセツトする。この
RSフリツプフロツプ42,44のリセツトによ
り、アドレスカウンタ50と10進カウンタ48
は、そのカウントがクリアされる。このようにし
て、各PCj(j=0〜7)のリンケージが完了し
た時点では、全PCj(j=0〜7)のI/デー
タメモリユニツト34の内容は全く同一となり、
任意のPCjで取り込んだ入力信号を任意のPCj
使用できることは勿論のこと、任意のPCjでプロ
グラムが組まれた出力を他の任意のPCjへ転送
し、そのPCjから外部へ出力することができる。
第12図は、第5図aに示す診断ユニツト
DPCUの説明図である。すなわち、第12図aに
おいて、診断ユニツトDPCUからは、診断の結果
を例えばオフイス側においてテレタイプTTYに
よつて打出すことができ、また生産プラント側に
おいてデイスプレイ装置DISPLAYに表示するこ
とができる。なお、テレタイプTTYでは、生産
データ(Production Data)のリストを打出し、
デイスプレイ装置DISPLAYではプラントを構成
している機械装置のうち停止(Machine Down)
したものを表示すると共に故障領域(Failure
Area)を表示する。第12図bは、テレタイプ
TTYによりタイプアウトされた生産データの一
例を示すものであつて、この種のデータは、任意
にもしくは故障が発生した場合またはプラントが
休止されるとき(Final Report Time)にタイプ
アウトすることができる。一方、第12図cは、
テレタイプTTYによるリスト作成に必要なデー
タ(本例では主として各I/要素と時間との関
係に注目する)をテレタイプTTYからキーイン
する場合の項目を示す。そして、第12図dは、
各I/要素における計画(キーイン)されたサ
イクルタイム(Planned Cycle Time)とその許
容値とを示し、この許容値を超過した場合を故障
状態(Failure)と対応させている。
前述した本発明の実施例においては、各PCj
(j=0〜7)に対するプログラムメモリユニツ
トへのシーケンスプログラムのロードを、プログ
ラマ、プログラムバスを使用して行う場合を示し
たが、これらプログラマ、プログラムバスを使用
しないでプログラムメモリを予め別の場所で作成
するようにしてもよいことは勿論である。
前述したように、本発明によれば、各プログラ
マブルシーケンスコントローラには、I/デー
タメモリユニツトおよびI/フラツグメモリユ
ニツト内に他のプログラマブルシーケンスコント
ローラが分担している入出力要素群に対応する
I/データおよびI/フラツグのメモリエリ
アを有しており、さらにこれら他のプログラマブ
ルシーケンスコントローラ用のメモリエリアへの
I/データおよびI/フラツグの書き込みを
各シーケンスサイクル中に設けられているリンケ
ージ状態において互いに遂行するためのI/デ
ータ転送ユニツトとを有することによつて、各コ
ントローラは機能の増大、すなわち1つのシステ
ムとしての形態をとりながら取り扱い得るI/
データの数を増大し得る拡張性を備える。従つ
て、この種プログラマブルシーケンスコントロー
ラを並列運転させる場合は、他のコントローラが
分担している入力要素に関する情報を恰も自身が
分担している入出力要素からの情報と同じように
扱うことが可能となり、この結果第2図および第
3図に示したような、I/モジユールユニツト
間でのハードワイヤによる接続等は不要となる。
【図面の簡単な説明】
第1図は従来のプログラマブルシーケンスコン
トローラ(PC)の構成を示すブロツク回路図、
第2図a,b,cは従来のPCの欠点を示す説明
図、第3図a,b,cは従来のPCの別の欠点を
示す説明図、第4図は本発明に係るプログラマブ
ルシーケンスコントローラ(PC)の構成を示す
ブロツク回路図、第5図a,b,cは8台のPC
の接続とそのI/データメモリユニツトのメモ
リエリアにおけるアドレスとの関係を示す説明
図、第6図はシーケンスプログラム命令語の構成
を示す説明図、第7図は1つのシーケンスサイク
ルにおける時間的経過の内容を示すタイムチヤー
ト図、第8図a,b,cは全PCの同期に関する
もので、aは回路図、bは同期ラインの論理状態
図、cは1シーケンスサイクル中におけるリンケ
ージの状態説明図、第9図は本発明PCのI/
データメモリユニツトとI/フラツグメモリユ
ニツトの各メモリエリアのフオーマツト図、第1
0図は本発明PCのデータ転送ユニツトの具体例
を示す回路図、第11図は第10図に示す回路の
動作状態を示す波形図、第12図a,b,c,d
は第5図aに示す診断ユニツト(DPCU)に関す
るもので、aは回路図、bはテレタイプ
(TTY)に打出す生産データのモデル図、cはテ
レタイプ(TTY)へキーインする項目を示す説
明図、dは正常(Narmal)と故障(Failure)お
よび許容値(Allowance)との関係図である。 22……I/ユニツト、24……インタフエ
ースユニツト、26……プログラムメモリユニツ
ト、28……演算ユニツト、30……コントロー
ルユニツト、32……プログラムカウンタ、34
……I/データメモリユニツト、36……I/
フラツグメモリユニツト、38……データ転送
ユニツト、40……インバータ、42,44……
NANDゲート(RSフリツプフロツプ)、46……
ANDゲート、48……10進カウンタ、50……
アドレスカウンタ、52……NANDゲート、54
……インバータ、56……インバータ、PRGMR
……プログラマ、DATBS……データバスライ
ン、PRBS……プログラムバスライン、DPCU…
…診断ユニツト、SYNCLN……同期ライン、
TTY……テレタイプ、DISPLAY……デイスプレ
イ装置、111〜117……制御信号ライン、1
18,119……指令ライン、120〜126…
…データ伝送ライン、MTj……機械装置、PCj
…プログラマブルシーケンスコントローラ、
MTINj……入力要素、MTUTj……出力要素。

Claims (1)

  1. 【特許請求の範囲】 1 入出力要素群と結合してI/データの授受
    を行うI/データ制御ユニツトと、このI/
    データ制御ユニツトとインタフエースユニツトを
    介して結合されI/データをストアするI/
    データメモリユニツトと、シーケンスプログラム
    をストアするプログラムメモリユニツトと、この
    プログラムメモリユニツトから読み出したシーケ
    ンスプログラムに基づいて演算を行う演算ユニツ
    トおよび前記各ユニツトに対し制御信号を与える
    コントロールユニツトを備えたプログラマブルシ
    ーケンスコントローラにおいて、 複数の並列接続される任意の各コントローラの
    中のシーケンスプログラムで出力されるI/デ
    ータのアドレスに対応するところにI/フラツ
    グを書き込みストアするI/フラツグメモリユ
    ニツトを設け、 所定のコントローラのI/データメモリユニ
    ツトおよびI/フラツグメモリユニツトに対す
    るI/データおよびI/フラツグの書き込み
    を各シーケンスサイクル中に設けられているリン
    ケージ状態において実行するI/データ転送ユ
    ニツトを設け、 前記I/フラツグメモリユニツトはI/デ
    ータメモリユニツトとそれぞれ対応するメモリエ
    リアを備え、各ユニツトに対しそれぞれ対称的に
    かつ並列に接続され、 前記I/データ転送ユニツトは10進カウンタ
    とアドレスカウンタとを備え、10進カウンタより
    I/データメモリユニツトへ書き込みパルスを
    供給すると共にアドレスカウンタへ加算パルスを
    供給し、さらにアドレスカウンタよりI/デー
    タメモリユニツトおよびI/フラツグメモリユ
    ニツトヘアドレス指令を供給するよう構成する ことを特徴とする機能拡張性を備えたプログラマ
    ブルシーケンスコントローラ。
JP56164941A 1981-10-17 1981-10-17 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ Granted JPS5868109A (ja)

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