JP2522415B2 - ファジイ制御機能付プログラマブルコントロ―ラ、そのモニタシステム、および、ファジイ制御機能付プログラマブルコントロ―ラの制御方法 - Google Patents

ファジイ制御機能付プログラマブルコントロ―ラ、そのモニタシステム、および、ファジイ制御機能付プログラマブルコントロ―ラの制御方法

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JP2522415B2
JP2522415B2 JP1276401A JP27640189A JP2522415B2 JP 2522415 B2 JP2522415 B2 JP 2522415B2 JP 1276401 A JP1276401 A JP 1276401A JP 27640189 A JP27640189 A JP 27640189A JP 2522415 B2 JP2522415 B2 JP 2522415B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はアナログデータ入力に対するファジイ制御
を実行するファジイ制御機能付プログラマブルコントロ
ーラ、そのモニタシステム、および、ファジイ制御機能
付プログラマブルコントローラの制御方法に関するもの
である。
［従来の技術］ 最近、制御分野において、ファジイ理論を応用した知
識ベース方式の制御システムの研究、開発が進められて
いる。
第11図は三菱電機技報VOL63、NO3 p60〜63「リアル
タイム制御機能を持つファジイエキスパートシステム構
築ツール」に紹介された従来のファジイ制御装置の構成
を示す図（ファジイコントロールツールとして文章表現
のものを図示化したもの）である。図において、（10）
はファジイ制御装置本体、（20）はファジイ制御装置の
制御対象となるシステムを示し、（30）はファジイ制御
装置本体（10）と電気的に接続され、ファジイメンバシ
ップ凾数（以下、メンバシップ凾数と記す）、ファジイ
制御アプリケーションソフトの設定および制御動作時の
モニタリングを行なう設定／モニタ装置である。ファジ
イ制御装置本体（10）はDPS（Digital Signal Prosseso
r）等の汎用高速処理CPUにより構成され、各種ファジイ
演算、推論を実行する推論部（11）、入力されたアナロ
グデータをデジタルデータに変換するA/D変換部（1
2）、デジタルデータをアナログデータに再変換して出
力するするD/A変換部（13）、複数のメンバシップ凾
数、ファジイ出力凾数をパラメータ値として記憶し、ま
たファジイ推論のアプリケーションソフトとしてのアプ
リケーションプログラムを記憶するメモリ部（14）、前
記設定／モニタ装置（30）と、ファジイ制御装置本体
（10）を接続する回線制御部（15）で構成される。
第12図はメモリ部（14）に記憶され、推論部（11）で
実行されるファジイ制御アプリケーションプログラムの
１例を示す。第13図ａ〜ｃはそれぞれA/D変換入力とそ
れ等の複数のメンバシップ凾数によるファジイグレード
数への変換と、第12図に示すファジイ制御アプリケーシ
ョンプログラム例による推論過程と、その推論出力のデ
ファジイ化の例を示す。
第14図は、第12図に示すファジイ制御アプリケーショ
ンプログラムに基くファジイ制御のフローチャートを示
す。次に動作について第14図のフローチャートに従がい
説明する。なお、第12図に示すファジイアプリケーショ
ンプログラムが、第11図のメモリ部（14）に予め書込ま
れているものとする。推論部（11）は、メモリ部（14）
より上記アプリケーションプログラムを１行ごと読取
り、１行対応に実行して行く。第１行目のルールR1の内
容は、 if A11 and A12 then A1である。上記andは第１
のファジイグレード数A11とA12のうち小さい方を選択す
るミニアム演算として定義される。演算結果である上記
A1もファジイグレード数であり、以下においては上記A
11、A12等を第１のファジイグレード数、上記A1等を第
２のファジイグレード数と記す。推論部（11）は、この
ルールR1を解釈し、まず第１のファジイグレード数A11
を求める。
第１のファジイグレード数A11を求めるにあたり、第1
4図のフローチャートにおけるステップ（500）にてファ
ジイ推論を開始する。推論部（11）はステップ（501）
にて最初のルールRi（ｉ＝１）を読み取ってその内容を
解釈し、ステップ（502）でA/D変換部（12）から入力x1
の値を入力し、これを第13図ａに示すA11対応のメンバ
シップ凾数a11により第１のファジイグレード数に変換
し、A11（x1）＝0.60を得る。次に第１のファジイグレ
ード数A12を求めるにあたり、A/D変換部（12）よりx2の
値を入力し、これを第12図ｂに示すメンバシップ凾数a
12によりファジイグレード数に変換し、A12（x2）＝0.9
0を得る。次に、ステップ（503）で推論部（11）は求め
たファジイグレード数A11、A12により以下のファジイ演
算を行ない、第２のファジイグレード数A1を求める。即
ち、次式 A11 and A12 ≡A1 ＝0.60 and 0.90 ≡0.60 の実行により、第２のファジイグレード数A1＝0.60を得
る。次に、ステップ（504）にて推論部（11）は求めた
上記A1（＝0.60）値を上記ファジイメンバシップ凾数と
は別のファジイメンバシップ出力凾数B1（以下、ファジ
イ出力凾数と記す）を用いて、 A1○B1 なる含意演算を行なう。上記含意演算A1○B1における
“○”はファジイ出力凾数B1を第２のファジイグレード
数A1の値と同一の比率で収縮させるものであり、この場
合、A1＝0.60であるから、含意演算結果であるファジイ
集合はファジイ出力凾数B1の全体が1:0.6の比率で減ぜ
られたものとなる。この演算結果を第13図Ｃにハッチン
グした図形で示す。
次に、ステップ（505）で推論部（11）はすべてのル
ールR1〜Rnについて処理完了か否かを判別し、完了であ
ればステップ（507）へ進むが、この場合においては否
であるのでステップ（506）で次の、即ち、２行目のル
ールR2をメモリ部（14）から読み込んで解釈し、ステッ
プ（502）に戻る。第２行の内容は if A21 and A22 then A2 である。推論部（11）は、先に求めたx1、x2を基に、今
回はメンバシップ凾数a21、a22を作用させ、第１のファ
ジイグレード数0.75、0.50を得る。これより第２のファ
ジイグレード数A2を下記により求める。
A21 and A22 ≡A2 ＝0.75 and 0.50 ≡0.50 推論部（11）は求めた上記A2の値を今回はファジイ出
力凾数B2に作用させ A2○B2 の演算を行なう。A2＝0.50であるから、演算結果はファ
ジイ出力凾数B2の全体が0.50の比率で減少されたものに
なる。この演算結果を第13図Ｃに示している。以下、同
様に推論部（11）はステップ（506）およびステップ（5
02）〜（505）を繰直して次のルールR3（第３行）〜Rn
（第ｎ行）を順番に読み込み、上記ルールR1、R2と同様
な処理を行ない、その結果としてA1○B1〜An○Bnからな
るｎ個の推論出力を得る。
次に、ステップ（507）で、推論部（11）は上記含意
演算結果の全てを合成するファジイ合成を実行する。即
ち、上記A1○B1〜An○Bnの凾数値について、それぞれ下
部座標軸（ｙ軸）と左右のタテ軸（グレード座標軸）で
囲まれた図形としてそれらの重ね合せたものについて面
積中心を計算し、そのｙ軸値（％表示される）をデファ
ジイ値として求める。次にステップ（508）にて、上記
デファジイ値をD/A変換部（13）によりアナログ量に再
変換し、出力ｙとして出力する。
以上について、所定の周期で繰り返し実行することに
より、制御対象（20）対してファジイ制御が行なわれ
る。
以上において、メンバシップ凾数a11〜an2、ファジイ
出力凾数B1〜Bn、およびルールR1〜Rnは設定／モニタ装
置（30）により、回線制御部（15）を介してメモリ部
（14）に記憶される。また、含意演算結果である各A1○
B1〜An○Bnの図形の値等についても、全体／部分を指定
して回線制御部（15）を介し、設定モニタ装置（30）に
よりモニタされる。第14図に示したフローチャートから
明らかなように、従来のファジイ制御装置（10）におい
ては、一つの推論部（11）にてファジイグレード数の演
算（ステップ（502））、最小値演算（ステップ（50
3））、含意演算（ステップ（504））からなる一連の処
理が直列的に実行されているので、入力から出力までの
処理に比較的長時間を要する。それゆえに、メンバシッ
プ凾数aijによる第１のファジイグレード数変換におい
て、その処理時間の低減のため、テーブル参照方式が用
いられている。即ち、テーブル化したメンバシップ凾数
をメモリ部（14）に予め記憶させておくもので、例え
ば、256分割精度のメンバシップ凾数aijを10個、入力に
対して10種類設定する場合においては、 1Byte×256×10×10＝25.6KB のメモリ容量を必要とし、テーブル用メモリとして、大
きな領域を要した。同様に，もう一方のメンバシップ凾
数であるファジイ出力凾数Biに対しても同様にテーブル
化してメモリ部（14）に予め記憶されるがこの場合にお
いても、テーブル用メモリとして同様に大きな領域を要
した。
［発明が解決しようとする課題］ 従来のファジイ制御装置（10）は以上のように構成さ
れているので、ファジイ推論が一つの推論部（11）によ
り直列的に実行されるために比較的に長時間を要し、ま
たメンバシップ凾数によるファジイグレード数変換にお
いて、その処理時間の低減のため、テーブル参照方式を
用いることを要するので、上記テーブル用メモリとして
比較的大きな領域を必要とし、さらに専用のコントロー
ラとして、製作されているためプログラマブルコントロ
ーラ等の汎用コントローラと併用する場合には配線接続
を要し、ファジイ制御結果のモニタについても複雑とな
り、余分のコストと無駄時間が生じるなどの解決すべき
課題があった。
この発明は、上記のような課題を解決するためになさ
れたもので、ファジイ制御を比較的短時間に処理し、か
つファジイ制御のために必要とするメモリ領域が比較的
小さく、プログラマブルコントローラとの併用における
余分なコスト増が防止され、プログラマブルコントロー
ラの周辺装置を用いた場合にファジイ制御のモニタが容
易なファジイ制御機能付プログラマブルコントローラ、
そのモニタシステム、および、ファジイ制御機能付プロ
グラマブルコントローラの制御方法を得ることを目的と
する。
［課題を解決するための手段］ この発明に係るファジイ制御機能付プログラマブルコ
ントローラは、入力情報毎に所定数設定したファジイメ
イバシップ函数のそれぞれを示す座標情報を所定数の特
定の入力情報について記憶する第１記憶手段と、所定数
のファジイ出力函数のそれぞれを示す座標情報を記憶す
る第２記憶手段と、第１記憶手段の記憶内容にもとづ
き、当該する入力情報の所定数のファジイメンバシップ
函数のそれぞれに対応して第１のファジイグレード数を
求める演算をそれぞれの特定の入力情報について行う処
理を繰返し実行する第１処理手段と、所定のファジイ推
論命令が記述された所定のシーケンスプログラムを繰返
し実行することにより、第１処理手段の処理結果である
所定数の第１のファジイグレード数をもとに所定の演算
処理を行い所定数の第２のファジイグレード数を算出す
る処理、または、この処理に加えて第２記憶手段に記憶
されているファジイ出力函数をそれぞれ当該する第２の
ファジイグレード数を用いて修正することにより所定数
のファジイ結果函数を求める処理を繰返し実行するとと
もに制御対象に対し所定の制御を行う第２処理手段と、
所定数のファジイ結果函数にもとづくデファジイ処理を
有する処理を繰返し実行する第３処理手段と、を備え、
第１、第２、および、第３処理手段の処理動作が並行し
て実行されるようにしたものである。
また、所定数のファジイ結果函数にもとづくデファジ
イ処理は、ファジイ結果函数により示される図形の面積
およびこの図形の面積の中心座標を構成する所定の座標
情報を算出する処理をそれぞれのファジイ結果函数につ
いて行い、算出されたそれぞれの座標情報を当該する面
積により重みづけして合成を行う処理であるようにした
ものである。
また、A/D変換手段およびD/A変換手段を有し、特定の
入力情報は入力されたアナログ入力情報がA/D変換手段
によりデジタル情報に変換されたものであり、第３処理
手段による合成の結果はD/A変換手段によりアナログ情
報に変換されて出力され、第１処理手段およびA/D変換
手段は所定のA/D変換ユニットに組込まれ、第３処理手
段およびD/A変換手段は所定のD/A変換ユニットに組込ま
れるようにしたものである。
また、ファジイメンバシップ函数、および、ファジイ
出力函数を示す座標情報は始点、折れ曲り点、および、
終点の座標値により構成されるようにしたものである。
また、シーケンスプログラムにファジイ推論命令がそ
のファジイ推論処理内容を変えて所定数記述され、その
いずれかのファジイ推論処理内容を選択的に実行可能に
するようにしたものである。
また、第２処理手段はファジイ推論命令以外の命令を
処理する第１のCPUと、ファジイ推論命令を処理する第
２のCPUとを有するようにしたものである。
また、第２処理手段と信号授受が可能な周辺装置を有
し、この周辺装置により、ファジイメンバシップ函数、
ファジイ出力函数、第１のファジイグレード数、第２の
ファジイグレード数、ファジイ結果函数、および、第３
処理手段による合成の結果、の少なくとも１つ以上のモ
ニタが可能にするようにしたものである。
この発明に係るファジイ制御機能付プログラマブルコ
ントローラのモニタシステムは、請求項１乃至請求項６
のいずれかに記載のファジイ制御機能付プログラマブル
コントローラを複数台と周辺装置を１台とが所定のネッ
トワークを介して接続されるようにしたものである。
また、この発明に係るファジイ制御機能付プログラマ
ブルコントローラの制御方法は、入力情報毎に所定数設
定したファジイメンバシップ函数のそれぞれを示す座標
情報が所定数の特定の入力情報について記憶されている
第１記憶手段の記憶内容にもとづき、当該する入力情報
の所定数のファジイメンバシップ函数のそれぞれに対応
して第１のファジイグレード数を求める演算をそれぞれ
の特定の入力情報について行う処理を第１処理手段が繰
返し実行する処理と、第２処理手段が所定のファジイ推
論命令が記述されている所定のシーケンスプログラムを
繰返し実行することにより、第１処理手段の処理結果で
ある所定数の第１のファジイグレード数をもとに所定の
演算処理を行い所定数の第２のファジイグレード数を算
出する処理、または、この処理に加えて第２記憶手段に
座標情報として記憶されている所定数のファジイ出力函
数をそれぞれ当該する第２のファジイグレード数を用い
て修正することにより所定数のファジイ結果函数を求め
る処理が繰返し実行されるとともに制御対象に対し所定
の制御が行われる処理と、第３処理手段が、所定数のフ
ァジイ結果函数にもとづくデファジイ処理を有する処理
を繰返し実行する処理と、が並行して実行されるように
したものである。
［作用］ この発明におけるファジイ制御機能付プログラマブル
コントローラは、入力情報毎に所定数設定したファジイ
メンバシップ函数のそれぞれを示す座標情報が所定数の
特定の入力情報について記憶されている第１記憶手段の
記憶内容にもとづき、当該する入力情報の所定数のファ
ジイメンバシップ函数のそれぞれに対応して第１のファ
ジイグレード数を求める演算をそれぞれの特定の入力情
報について行う処理を第１処理手段が繰返し実行する処
理と、第２処理手段が所定のファジイ推論命令が記述さ
れている所定のシーケンスプログラムを繰返し実行する
ことにより、第１処理手段の処理結果である所定数の第
１のファジイグレード数をもとに所定の演算処理を行い
所定数の第２のファジイグレード数を算出する処理、ま
たは、この処理に加えて第２記憶手段に座標情報として
記憶されている所定数のファジイ出力函数をそれぞれ当
該する第２のファジイグレード数を用いて修正すること
により所定数のファジイ結果函数を求める処理が繰返し
実行されるとともに制御対象に対し所定の制御が行われ
る処理と、第３処理手段が、所定数のファジイ結果函数
にもとづくデファジイ処理を有する処理を繰返し実行す
る処理と、が並行して実行される。
また、所定数のファジイ結果函数にもとづくデファジ
イ処理は、ファジイ結果函数により示される図形の面積
およびこの図形の面積の中心座標を構成する所定の座標
情報を算出する処理をそれぞれのファジイ結果函数につ
いて行い、算出されたそれぞれの座標情報を当該する面
積により重みづけして合成を行う処理である。
また、A/D変換手段およびD/A変換手段を有し、特定の
入力情報は入力されたアナログ入力情報がA/D変換手段
によりデジタル情報に変換されたものであり、第３処理
手段による合成の結果はD/A変換手段によりアナログ情
報に変換されて出力され、第１処理手段およびA/D変換
手段は所定のA/D変換ユニットに組込まれ、第３処理手
段およびD/A変換手段は所定のD/A変換ユニットに組込ま
れる。
また、ファジイメンバシップ函数、および、ファジイ
出力函数を示す座標情報は始点、折れ曲り点、および、
終点の座標値により構成される。
また、シーケンスプログラムにファジイ推論命令がそ
のファジイ推論処理内容を変えて所定数記述され、その
いずれかのファジイ推論処理内容を選択的に実行可能に
する。
また、第２処理手段はファジイ推論命令以外の命令を
処理する第１のCPUと、ファジイ推論命令を処理する第
２のCPUとを有する。
また、第２処理手段と信号授受が可能な周辺装置を有
し、この周辺装置により、ファジイメンバシップ函数、
ファジイ出力函数、第１のファジイグレード数、第２の
ファジイグレード数、ファジイ結果函数、および、第３
処理手段による合成の結果、の少なくとも１つ以上のモ
ニタが可能にする。
この発明に係るファジイ制御機能付プログラマブルコ
ントローラのモニタシステムは、ファジイ制御機能付プ
ログラマブルコントローラを複数台とモニタ機能を有す
る周辺装置を１台とが所定のネットワークを介して接続
される。
また、この発明に係るファジイ制御機能付プログラマ
ブルコントローラの制御方法は、入力情報毎に所定数設
定したファジイメンバシップ函数のそれぞれを示す座標
情報が所定数の特定の入力情報について記憶されている
第１記憶手段の記憶内容にもとづき、当該する入力情報
の所定数のファジイメンバシップ函数のそれぞれに対応
して第１のファジイグレード数を求める演算をそれぞれ
の特定の入力情報について行う処理を第１処理手段が繰
返し実行する処理と、第２処理手段が所定のファジイ推
論命令が記述されている所定のシーケンスプログラムを
繰返し実行することにより、第１処理手段の処理結果で
ある所定数の第１のファジイグレード数をもとに所定の
演算処理を行い所定数の第２のファジイグレード数を算
出する処理、または、この処理に加えて第２記憶手段に
座標情報として記憶されている所定数のファジイ出力函
数をそれぞれ当該する第２のファジイグレード数を用い
て修正することにより所定数のファジイ結果函数を求め
る処理が繰返し実行されるとともに制御対象に対し所定
の制御が行われる処理と、第３処理手段が、所定数のフ
ァジイ結果函数にもとづくデファジイ処理を有する処理
を繰返し実行する処理と、が並行して実行される。
［発明の実施例］ 以下、この発明の実施例について第１図〜第10図によ
り説明する。なお、以下に示す従来例のものと同一符号
で表わしたものは従来例のそれと同一、又は相当する部
分を示す。
第１図はファジイ機能付プログラマブルコントローラ
（以下PCと記す）の構成を示すブロック図である。図に
おいて、（40）は第２処理手段としてのコントローラユ
ニットであり、（41）はコントローラユニット（40）の
主要部をなすCPU（以下PC−CPUと記す）である。（42）
はユーザの作成するシーケンス命令およびファジイ推論
命令の任意の組合せから成るアプリケーションプログラ
ムとしてのシーケンスプログラムを記憶するアプリケー
ションメモリ部である。（43）はPC−CPU（41）の内部
メモリであり、従来のシーケンス命令の実行処理部（43
a）、新たに加えたファジイ推論命令の実行処理部（43
b）からなる。なお、PC−CPU（41）は上記ファジイ推論
命令を実行するファジイ演算処理命令実行手段としての
機能を備える。（44）はPC−CPU（41）入出力バス、（4
5）は後述の周辺装置（90）とPC−CPU（41）とを接続す
る回線制御部である。（50）は入力されたアナログ量を
デジタル量に変換後、第１のファジイグレード数に変換
するA/D変換部としてのA/D変換ユニットであり、そのA/
D変換を行う部分であるA/D変換手段のハードウエア構成
は従来のA/D変換ユニット（50A）と同一であり、ファジ
イメンバシップ凾数（以下、メンバシップ凾数と記す）
を記憶すると共に、メンバシップ凾数によるグレード数
変換機能を有する第１処理手段を組込んだもので、従来
のA/D変換ユニット（50A）と区別のため＊印を付す。
（51）はA/D変換ユニット（50）のアナログ入力信号x1
〜Xmの入力端子である。（60）は上記コントローラユニ
ット（40）から入力されたファジイ推論結果をデファジ
イ化して、デジタル量としてのデファジイ値をアナログ
量に変換して出力するD/A変換部としてのD/A変換ユニッ
トである。そのD/A変換を行う部分であるD/A変換手段の
ハードウエア構成は従来のD/A変換ユニット（60A）と同
一であり、ファジイ出力凾数を記憶すると共にファジイ
出力凾数によるデファジイ変換機能を有する第３処理手
段を組込んだもので、従来のD/A変換ユニット（60A）と
区別のため＊印と付す。（61）はファジイ制御出力であ
るアナログ信号ｙの出力端子である。（70）、（80）は
それぞれ通常のプログラマブルコントローラのデジタル
入力ユニット、出力ユニットであり、（71）、（81）は
それぞれ、そのデジタル信号入力端子、デジタル信号出
力端子である。（90）はPC−CPU（41）の周辺装置であ
り、アプリケーションメモリ部（42）へのユーザアプリ
ケーションプログラムの書込、変更、およびPC−CPU（4
1）の命令実行状態のモニタリング等を回線制御部（4
5）を介して行なうものである。周辺装置（90）は従来
のシーケンス命令に加えてファジイ推論命令の書込、変
更、およびA/D変換ユニット（50）へのメンバシップ凾
数の予め定められた手法による設定、D/A変換ユニット
（60）へのファジイ出力凾数の予め定められた手法によ
る設定およびモニタリングをPC−CPU（41）経由で行な
うものである。
第２図ａはA/D変換部としてのA/D変換ユニット（50）
の構成の詳細を示すブロック図である。図において、
（51）はアナログ信号入力端子、（52）は内蔵マイクロ
プロセッサ（以下μ−Ｐと記す）でありA/D変換用アナ
ログポート（52a）を有する。（53）はアナログスイッ
チ、（54）はサンプルホルダであり、後述のデコーダ
（58）の出力信号（58a）により複数のアナログスイッ
チ（53）のうちのいずれか１つが選択されてONされ、入
力アナログ信号をサンプルホルダ（54）へ出力する。サ
ンプルホルダ（54）はデコーダ（58）の出力信号（58
b）により所定の時間入力アナログ信号をホールドし、
μ−Ｐ（52）のアナログポート（52a）へ出力する。μ
−Ｐ（52）はA/D変換機能内蔵形の汎用プロセッサであ
り、内蔵ROM/RAM（55）を有している。この内蔵ROM/RAM
（55）は従来の非直線補正機能付のA/D変換対応マイク
ロプログラム（55a）と、ファジイ変換対応マイクロプ
ログラム（55b）を有し、入力端子（51）から入力され
たアナログ信号をデジタル信号に変換するA/D変換手段
と、A/D変換された上記デジタル信号としてのデジタル
量を上記メンバシップ凾数を用いて第１のファジイグレ
ード数に変換するファジイグレード変換手段としての機
能を有する。（56）はA/D変換ユニット（50）の出力部
としてのインターフェイス部（以下、I/F部と記す）で
あり、第１記憶手段としての２ポートRAM（57）を備え
る。２ポートRAM（57）はμ−Ｐ（52）により読み書き
可能であると共に、PC−CPU（41）から入出力バス（4
4）を介して読み書き可能である。２ポートRAM（57）は
通常のA/D変換ユニット（50A）にして使用される記憶手
段としての役割の他に、メンバシップ凾数を定義する座
標点（本実施例においては直交座標軸上の３点で１つの
メンバシップ凾数を定義する方式とする）を格納するフ
ァジイ凾数格納エリア（57a）を有し、また、任意のア
ナログ入力信号を読み込みA/D変換後、上記メンバシッ
プ凾数にて第１のファジイグレード数に変換して格納す
るファジイグレード数格納エリア（57b）を有する。即
ち、２ポートRAM（57）は上記第１のファジイグレード
数をコントローラユニット（40）のPC−CPU（41）から
アクセス可能に記憶するファジイグレード数記憶手段
と、複数点（上記例では３点）からなる定義様式で定義
されたメンバシップ凾数を記憶する凾数記憶手段として
の機能を有する。（58）はデコーダ（以下、DECと記
す）であり、μ−Ｐ（52）の指令を解読して開状態にあ
る複数個のアナログスイッチ（53）のいずれか１つを閉
とすると共に、上記閉とされたアナログスイッチ（53）
を介して入力されたアナログ量を一時的にホールドすべ
く、サンプルホルダ（54）に指令する。
第３図（ａ）はD/A変換部としてのD/A変換ユニット
（60）の構成の詳細を示すブロック図である。図におい
て、（61）はアナログ出力端子、（62）は内蔵マイクロ
プロセッサ（以下μ−Ｐと記す）でありD/A変換用アナ
ログポート（62a）を示す。（63）は出力アンプ、（6
4）はサンプルホルダであり、μ−Ｐ（62）から出力さ
れたアナログ量をサンプルホルダ（64）で一時的にホー
ルドし、出力アンプ（63）にて上記アナログ量を低イン
ピータンス変換し、外部へ出力する。μ−Ｐ（62）は内
蔵ROM/RAM（65）を有する。内蔵ROM/RAM（65）は従来の
D/A変換対応マイクロプログラム（65a）とデファジイ変
換対応マイクロプログラム（65b）とを有する。（66）
はPC−CPU（41）の入出力バス（44）とD/A変換ユニット
（60）とのインターフェイス部（以下、I/F部と記す）
であり、第２記憶手段としての２ポートRAM（67）を有
し、μ−Ｐ（62）により読み書きが可能となっている。
２ポートRAM（67）は通常のD/A変換ユニット（60A）に
て使用される記憶手段としての役割の他に、第３図ｂに
示すようにファジイ出力凾数を定義する座標点（本実施
例では直交座標軸上の３点で１つの出力凾数を定義す
る）を格納するファジイ出力凾数格納エリア（67a）
と、CP−CPU（41）から転送される第２のファジイグレ
ード数を格納するファジイ出力格納エリア（67b）とを
有する。（68）はデコーダ（以下、DECと記す）であ
り、μ−Ｐ（62）の指令を解読して開状態にある複数個
のサンプルホルダ（64）のいずれか一つを閉とする。
第４図は第１図に示したPCの動作を示すフローチャー
トであり、フローＡはA/D変換ユニット（50）の動作
を、フローＢはコントローラユニット（40）の動作を、
フローＣはD/A変換ユニット（60）の動作フローを示
す。
第５図ａ、ｂは第２図に示したA/D変換ユニット（5
0）において、３点からなる定義様式で定義されたメン
バシップ凾数を用いて、デジタル量に変換した入力デー
タx1、x2に対する第１のファジイグレード数を演算する
説明図、第５図ｃはD/A変換ユニット（60）において、
３点からなる定義様式で定義されたファジイ出力凾数を
用いて、コントローラユニット（40）から入力された第
２のファジイグレード数に対し、含意演算を演算する説
明図である。
第６図は第１図に示したPC−CPU（41）が実行するア
プリケーションプログラム例における、ファジイ推論に
関連する部分のみを示したものである。
次に動作について説明する。所定の制御に先立ち、第
１図における周辺装置（90）を使用してコントローラユ
ニット（40）の回線制御部（45）、入出力バス（44）を
経由してA/D変換ユニット（50）内の２ポートRAM（57）
に所定のメンバシップ凾数を定義する複数個の座標点デ
ータを格納し、同義にD/A変換ユニット（60）内の２ポ
ートRAM（67）内に所定のファジイ出力凾数を定義する
複数個の座標点データを格納する。両方の凾数とも実施
例においては１つの凾数を３点の座標により定義してい
る。
第５図ａにおいて、A/D変換ユニット（50）における
アナログ入力端子（51）から入力されるアナログ入力x1
対応のメンバシップ凾数としてa11、a21が準備され、縦
軸をグレード数｛０、１｝、横軸を入力％｛０、100｝
とする直交座標上の点座標（P1、P2）の組合せとして与
えられ、実施例では、凾数a11は定義点SPA111、SP
A112、SPA113から、凾数a21は定義点SPA211、SPA212、S
PA213からなる３点で定義され、２ポートRAM（57）に格
納されている。同様に第５図ｂにおいて、アナログ入力
x2対応のメンバシップ凾数として、a12、a22が準備さ
れ、実施例では、凾数a12は定義点SPA121、SPA122、SPA
123から凾数a22は定義点SPA221、SPA222、SPA223からな
る３点で定義され、２ポートRAM（57）内に格納されて
いる。
第５図ｃにおいて、D/A変換ユニット（60）における
アナログ出力端子（61）から出力されるアナログ出力ｙ
対応のファジイ出力凾数B1、B2は縦軸に出力ファジイ数
｛0,1｝横軸に出力％｛0,100｝の直交座標上の組合せと
して与えられる。実施例では、凾数B1は定義点SPB11、S
PB12、SPB13から、凾数B2は定義点SPB21、SPB22、SPB23
からなる３点で定義され、２ポートRAM（67）に格納さ
れている。
次に、第４図に示したフローチャートに従い、動作を
説明する。フローＡにおけるステップ（200）でA/D変換
ユニット（50）は起動し、ステップ（201）で初期設定
（ｊ＝１）され、ステップ（202）でμ−Ｐ（52）はア
ナログ信号xj（ｊ＝１）を入力し、A/D変換して、デジ
タル量とする。次に、ステップ（203）でμ−Ｐ（52）
はA/D変換された入力信号x1対応のメンバシップ凾数aij
（ｉ＝１〜ｎ）を２ポートRAM（57）から読み出し、こ
れ等を用いて各メンバシップ凾数aij対応の第１のファ
ジイグレード数Aijを演算し（入力xjをAijに変換）、ス
テップ（204）で上記第１のファジイグレード数A11〜A
n1を２ポートRAM（57）の所定のエリアに書き込む。次
に、ステップ（205）で全ての入力信号xj（ｊ＝１〜
ｍ、この従来例ではｍ＝２）について、上記演算が完了
したかを判別し、否であればステップ（206）で次の入
力信号xj（ｊ＝２）を設定し、以下、ステップ（202）
〜（204）を繰り返し、完了であればステップ（207）で
このフローＡを終了する。実際には上記フローＡを所定
時間ごとにサイクリックに実行し、ステップ（204）で
２ポートRAM（57）に格納された第１のファジイグレー
ド数Aijを更新する。以下に、フローＡにおける主要ス
テップの動作の詳細について第２図ａ、ｂおよび第５図
ａ、ｂを用いて説明する。
ステップ（202）において、A/D変換装置（50）におけ
るメンバシップ凾数によるアナログ入力信号のA/D変換
とファジイグレード数変換について、従来のA/D変換ユ
ニットとしての動作により、μ−Ｐ（52）はDEC（58）
に指令を与え、DEC（58）からの出力により１つのアナ
ログスイッチ（53）を閉とし、入力端子（51）から入力
されたアナログ信号x1をサンプルホルダ（54）に入力す
る。次に、DEC（58）からの上記とは別の出力によりサ
ンプルホルダ（54）にてその値をホールドし、μ−Ｐ
（52）が有するA/D入力ポート（52a）からそのホールド
された出力値を取り込んでA/D変換を行ない、しかるべ
きスケール変換、リニアリティ変換を行なって所定のデ
ジタル値を得る。以上はμ−Ｐ（52）の内蔵RAM/RAM（5
5）に格納されている既設ルーチンであるA/D変換対応の
マイクロプログラム（55a）にて行なわれる。
次に、ステップ（203）において、新設のファジイグ
レード変換ルーチンであるマイクロプログラム（55b）
の実行に移り、以上で求めたデジタル量（フルスケール
100％のデジタル数値）を予め設定してあるメンバシッ
プ凾数a11、a21によりグレード変換する。実施例におい
ては、第５図ａに示す如く、メンバシップ凾数a11に対
しては２点SPA112、SPA113を通る直線との交点A
11（x1）を求めれば良い。SPA112、SPA113の２点を通る
直線との交点により、入力x1に対する第１のファジイグ
レード数 を得る。同様に、メンバシップ凾数a21対しては、２点S
PA211、SPA212を通る直線との交点を求めることにな
り、 を得る。
定義された上記P1、P2の値は、I/F部（56）の２ポー
トRAM（57）の所定のエリア（57a）に第２図ｂに示す如
く、順番に配置されているから、これを順次参照し、上
記計算に使用する。メンバシップ凾数a11、a21はそれぞ
れ折線で構成されるから、入力x1が上記折線のいずれの
直線と交わるか、又は全く交わらないかは、一義的に決
まることは明らかである。次にステップ（205）におい
て、上記により求めたA11（x1）、A21（x1）・・・は各
メンバシップ凾数a11、a21よる入力x1の第１のファジイ
グレード数A11、A21として第２図ｂに示すように、２ポ
ートRAM（57）の所定のエリア（57b）に書込まれる。
以下、同様にステップ（202）〜（206）が繰り返さ
れ、μ−Ｐ（52）は、DEC（58）によりアナログ入力x2
対応のアナログスイッチ（53）を開とし、サンプルホル
ダー（54）により上記x2の値をホールドし、μ−Ｐ（5
2）のA/D入力ポート（52a）からその出力値を取り込
み、所定のデジタル値にA/D変換後、このデジタル変換
された入力x2対応するメンバシップ凾数a12、a22・・・
対応の第１のファジイグレード数A12、A22を求める。入
力x2に対するA12、A22は前記x1対応の変換と同様、 として求める。以下同様に、同一A/D変換ユニットのそ
の他のアナログ入力に対し、設定されている対応するメ
ンバシップ凾数対応のファジイグレード数変換を行な
い、それぞれ２ポートRAM（57）上の所定のエリア（57
b）に変換結果を書込む。なお、各アナログ入力対応、
メンバシップ凾数の定義エリア（57a）は固定領域とし
て各定義の終りには、所定のマークを付して定義域の終
了をμ−Ｐ（52）に知らせる。
以上の変換動作はA/D変換ユニット（50）によりサイ
クリックに実行されるが、A/D変換ユニット（50）が複
数ある場合には、各変換装置ごとに非同期に、かつ並行
に上記変換動作が行なわれる。
次に、第４図のフローＢの動作について説明する。コ
ントローラユニット（40）はステップ（300）で起動さ
れ、ステップ（301）で複数組準備されたファジイルー
ル（以下、ルールと記す）のルールセットのうちのいず
れかが選択されると、PC−CPU（41）はステップ（302）
でA/D変換ユニット（50）の２ポートRAM（57）に格納さ
れている第１のファジイグレード数Aij（ｉ＝１〜n,j＝
１〜ｍ）をPC−CPU（41）の内部メモリに転送する。次
にステップ（303）でPC−CPU（41）は上記第１のファジ
イグレード数Aijに対してファジイ演算処理命令、即ち
ファジイ推論を実行する。ファジイ推論の詳細は後述す
るが、第６図に示したシーケンスラダー回路における命
令（102）〜（105）が順番に実行され、第２のファジイ
グレード数Ai（ｉ＝１〜ｎ）が出力される。次にPC−CP
U（41）はステップ（304）で上記第２のファジイグレー
ド数Aiを入出力バス（44）を介してD/A変換ユニット（6
0）のI/F部（66）の２ポートRAM（67）おける所定のエ
リアへ転送し、ステップ（305）でこのフローＢを終了
する。しかし、このフローＢはPC−CPU（41）でサイク
リックに実行されるアプリケーションプログラムの一部
であり、サイクリックに実行される。以下に、このフロ
ーＢにおける主要ステップについて詳述する。
第６図は第12図に示すルールをPC−CPU（41）にて実
行させるシーケンスラダー回路図であり、メモリ部（4
2）に記憶されているアプリケーションプログラムの一
部である。命令（101）〜（106）は第12図に示すルール
セットR1〜Rnの遂行ルーチンに対応する。論理接点とし
てのリレーM10（110）はこのルールセット全体の実行／
不実行を制御する条件接点となり、図示しないアプリケ
ーションプログラム部でオン／オフされる。命令（10
7）〜（109）は、第12図に示すルールに相当する図示し
ない別のルールセットに対応するものであり、これもリ
レーM11（111）により、このルールセット全体の実行／
不実行が制御される。
以下、リレーM10（110）により制御されるルールセッ
ト（101）〜（106）の働きを従来例と対比して説明す
る。
命令（101）はステップ（302）にて実行されるPC−CP
U（41）のデータ転送命令であり、A/D変換ユニット（5
0）におけるI/F部（56）の２ポートRAM（57）の任意の
データエリアからPC−CPU（41）の任意のデータエリア
（本例ではデータレジスタ）に任意のワード数のデータ
を一括転送する命令である。即ち、アナログ入力対応の
ファジイ変換グレード数（第１のファジイグレード数）
A11（x1）、A21（x2）・・・An1（x1）、A12（x2）、A
22（x2）・・・An2（x2）が格納されているA/D変換ユニ
ット（50）の２ポートRAM（57）の番地（その格納番地
はユーザにとって既知である）からユーザアプリケーシ
ョンの指定するデータレジスタに1:1で2n個のワードデ
ータを一括転送する。ここで、 FROM:任意のユニット（装置）からPC−CPU（41）への一
括転送命令（既存のシーケンス応用命令） H10:転送元ユニットが挿入されているアドレス（Ｈは16
進定数を表わす記号） Kmi:転送元ユニット内２ポートRAM上のアドレスであ
り、本例ではA/D変換ユニット内の２ポートRAM（57）上
のアドレス（Ｋは10進定数を表わす記号） D11:転送先先頭デバイス K2n:転送ワード数2n（Ｋは10進定数を意味する記号） 上記命令をPC−CPU（41）が実行することにより、D11
にはA11（x1）の値が、D12はA21（x1）、D10+nはAn1（x
1）・・・D11+nはA12（x1）、D12+nにはA22（x2）・・
・D10+2nにはAn2（x2）の値が納まる。
命令（102）はステップ（303）にて実行されるファジ
イAND命令であり、既存のAND命令との区別は記号〜の有
無により判別される。すなわち、ファジイAND命令は
“〜AND"で示され、この命令の処理ルーチンはPC−CPU
（41）の内部メモリ（43）のファジイ推論命令の実行処
理部（43b）に格納されている。この命令は続く３アド
レスのワードリソース間で次のファジイ演算を行なう。
即ち、 においては、 Min｛S1、S2｝→S3 即ち、命令（102）では、D11の内容と、D11+nの内容
が比較され、本実施例においては、A11（x1）とA
12（x2）の値との最小値演算が行なわれ、その小さい方
がD11+2nに第２のファジイグレード数A1として格納され
る。以下、同様にステップ（303）で命令（103）〜（10
5）が実行される。即ち、 命令（103）においてはD12の内容とD12+nの内容即ちA
21（x1）とA22（x2）の値との最小値演算が行なわれ、
その小さい方がA2としてD12+2nに格納され、 命令（104）においては、D10+iの内容とD10+i+nの内
容即ちAi1（x1）とAi2（x2）の値との最小値／演算が行
なわれ、その小さい方がD10+i+2nにAiとして格納され
る。
命令（105）では、D10+nの内容とD10+2n内容、即ちA
n1（x1）とAn2（x2）の最小値演算が行なわれ、D10+3n
に、Anとして格納される。
命令（106）はステップ（304）で実行されるPC−CPU
（41）のデータ転送命令である。命令（101）におけるF
ROM命令との違いは転送方向が逆であること、即ちPC−C
PU（41）の任意のデータエリア（本例ではデータレジス
タ）から任意のユニットの２ポートエリアへの一括転送
である。命令（106）において、 TO:PC−CPU（41）から任意のユニット（装置）への一括
転送命令。これは既存のシーケンス応用命令であり、こ
の処理ルーチンはマイクロプログラム（43a）に格納さ
れている。
H20:転送先ユニットが挿入されているアドレスであり、
本例ではD/A変換ユニットアドレス（Ｈは16進表記を示
す） Km2:転送先ユニット内２ポートRAM上アドレスであり、
本例ではD/A変換ユニット内の２ポートRAM上アドレス値
m2（Ｋは10進定数を表わす記号） D11+2n:転送元デバイスの先頭デバイス Kn:転送ワード数 即ち、命令（106）ではファジイ演算結果が格納され
ている、D11+2n〜D10+3nのA1〜Anのｎ個のワードデータ
がD/A変換ユニット（60）の２ポートRAM（67）のアドレ
スm2以降のエリア（67b）に格納される。
次に、第４図のフローＣの動作について説明する。D/
A変換ユニット（60）はステップ（400）で起動され、ス
テップ（401）で初期設定（ｎ＝１）される。μ−Ｐ（6
2）はステップ（402）〜（405）からなるループにて、
前記フローＢにおけるステップ（304）でコントローラ
ユニット（40）のPC−CPU（41）により転送されて格納
されている第２のファジイグレード数Ai（ｉ＝１〜ｎ）
および予め格納されてあるファジイ出力凾数Bi（ｉ＝１
〜ｎ）を２ポートRAM（67）からそれぞれ順番に読み出
して含意演算Ai○Bi（ｉ＝１〜ｎ）を実行し、各々の演
算結果であるファジイ集合についてファジイ出力凾数Bi
と同じく、３点で定義された定義様式のファジイ結果凾
数Ci（ｉ＝１〜ｎ）を作成する。次に、ステップ（40
6）で上記ファジイ結果凾数Ciで定まる図形の面積Siお
よびその重心位置の横軸（ｙ軸）成分liをファジイ結果
凾数Ciの各々について求め、各図形を後述のように重ね
合わせた合成ファジイ集合の面積中心を演算し、そのｙ
軸値（％表示）を上記合成ファジイ集合のデファジイ化
されたデファジイ値とする。次に、ステップ（407）
で、上記デファジイ値をD/A変換して、出力ｙとして出
力し、ステップ（408）でこのフローＣを終了する。こ
のフローＣも上記フローＡで示したA/D変換ユニット（5
0）、フローＢで示したコントローラユニット（40）の
動作と同様にサイクリックに、かつ、独立に実行される
ものであり、各フロー間のデータの授受はコントローラ
ユニット（40）におけるPC−CPU（41）がA/D変換ユニッ
ト（50）およびD/A変換ユニット（60）の２ポートRAM
（57）、（67）をアクセスしてデータ転送することによ
り行なわれる。以下において、フローＣの主要ステップ
の動作を詳述する。
第３図において、D/A変換ユニット（60）は、以下の
動作によりデファジイ変換を行なう。なお、ファジイ出
力凾数は、各３点の定義点で指定されており、これは、
２ポートRAM（67）上の所定のエリアに定まった順序で
書込まれている。
ステップ（403）でμ−Ｐ（62）は第２のファジイグ
レード数Ai（ｉ＝１〜ｎ）の各々に対して、含意演算Ai
○Bi（各ファジイ出力凾数数Bi（ｉ＝１〜ｎ）につい
て、その縦軸方向の値を上記第２のファジイグレード数
Aiの比率で減少させる）を実行し、その結果得られる３
点で決まる３角形又は３点と縦軸で決まる台形の面積Si
および面積中心座標1i（横軸のみ）を求める。
次にステップ（406）で、上記面積中心座標li（ｉ＝
１〜ｎ）の全てについて、各図形の面積Siの大きさにて
重み付けし、重ね合わせて合成し、この合成結果である
合成ファジイ集合の面積中心の横軸座標値、即ち、デフ
ァジイ化によるデファジイ値を求める。
第７図はファジイ出力凾数が３角形となる場合の計算
方法を示す説明図であり、上記３角形が３点（l1、
０）、（l2、ｈ），（l3、０）より成るとすれば、面積
中心の 位置ｘ＝（1/3）（l1＋l2＋l3） （５） 面積Ｓ＝（1/2）（l3−l1）ｈ （６） が得られる。
第８図はファジイ出力凾数が台形を成す場合の計算方
法を示す説明図であり、３点（０、ｈ）、（P2、ｈ）、
（P3、○）と原点（○、○）より成る場合は点（l2、
ｈ）と原点（○、○）を含む矩形と点（l2、ｈ）、
（l3、○）を含む３角形に分割し、矩形の 面積S1＝l2h1 面積中心x1＝l2/2 三角形の 面積S2＝（1/2）（l3−12）ｈ 面積中心x1＝（1/3）（2l2＋l3） を求め、上記台形の面積Ｓは上記面積S1、S2を加算して
求め、面積中心ｘは上記面積中心l1、l2にそれぞれの面
積S1、S2の大きさを重み付けして求めることにより 面積Ｓ＝1/2h（l2＋l3） （８） が得られる。第５図Ｃに示す本例においては、ファジイ
出力凾数Biは台形を成すから、後者の計算式（７）、
（８）が採用される。即ち、 ｈ＝A1 l2＝P1（SPB12） l2＝P1（SPB13） を（７）式、（８）式に代入し、面積中心位置および面
積が求まる。
ファジイ出力凾数B2は第９図Ｃに示す如く３角形を成
すから、前者の計算式（５）、（６）が採用され、 ｈ＝A2 l1＝P1（SPB21） l2＝P1（SPB22） l3＝P1（SPB23） が前式（５）、（６）に代入され、面積および面積中心
位置が求まる。
次に、以上にて求めた面積中心位置を座標値、面積の
値をその大きさとするモーメントの合成値を第９図によ
り求める。即ち、元の面積と面積中心位置をそれぞれ
（S1、l1）、（S2、l2）とすれば 合成面積Ｓ＝S1＋S2 （10） 従って本例においては、前に求めた A1○B1およびA2○B2 の各中心位置、面積を上記（９）、（10）式に代入し、
新たな、中心位置、面積を求める。
以下、同様な手段により Ai○Bi（ｉ＝３〜ｎ） を求め、これらのすべての合成中心位置を求める。これ
は横軸に対する％出力となっているから、これを通常の
手段によりD/A変換し、出力ｙとして出力する。即ち、
μ−Ｐ（62）は上記合成中心位置（合成ファジイ集合を
デファジイ化した値）であるD/A出力値を、D/Aポート
（62a）に出力し、一方DEC（68）の出力により活状態と
成っているサンプルホルダ（64）の一つにて、上記A/D
ポート（62a）の出力をホールドし、アンプ（63）にて
低インピーダンス化してアナログ信号出力端子（61）へ
アナログ信号として出力する。
以上のように、ファジイ入力メンバシップ凾数による
入力変換動作、メインシーケンサCPUによるファジイ推
論、およびファジイ出力メンバシップ凾数の面積中心の
計算とその合算が、それぞれ独立に並行、処理されるこ
とにより、本来のシーケンス制御動作にファジイ推論処
理を追加する丈で、同一CPUにてファジイ制御を一般のP
Cの制御機能としてサイクリックに実行することが可能
となった。また、上記の如く、ファジイ／デファジイ変
換動作を並行処理させることによる時間的余裕を利用し
てテーブル参照方式ではなく、３点程度の定義座標値に
基づく数値演算によるファジイ変換／デファジイ変換を
可能とした。さらに、ファジイ制御とシーケンス制御を
PC内にて１つに融合したため、より複雑な総合制御を可
能にした。
第１図における周辺装置（90）は従来のシーケンス命
令に加えてファジイ推論命令としてのファジイ演算処理
命令を含むアプリケーションプログラムを作成し、コン
トローラユニット（40）における回線制御部（45）、PC
−CPU（41）を経由してアプリケーションメモリ部（4
2）へ書込み、もしくは変更を実行すると共に、３点で
定義された定義様式のメンバシップ凾数およびファジイ
出力凾数をも作成して、それぞれA/D変換ユニット（5
0）およびD/A変換ユニット（60）の２ポートRAM（5
7）、（67）へ書込み、変更を実行する。さらに、周辺
装置（90）は上記とは逆に、上記アプリケーションメモ
リ部（42）や、２ポートRAM（56）、（67）に記憶され
ているもの、およびPC−CPU（41）およびμ−Ｐ（52）
（62）の実行結果について、例えばメンバシップ凾数、
ファジイ出力凾数、ファジイ結果凾数については定義さ
れた３点、第１および第２のファジイグレード数、およ
び合成ファジイ集合のデファジイ値等を読み出してディ
スプレイ上に表示する。この際、上記各凾数については
図形として再現される。即ち、周辺装置（90）はファジ
イモニタ装置として機能する。この機能は周辺装置（9
0）にファジイ制御モニタ用プログラムを追加し、周辺
装置（90）が備えるCPU（図示せず）にて実行すること
により、容易に実現される。
第10図は、ネットワーク接続ユニット（91）を備えた
１台のファジイ制御モニタ装置としての周辺装置（90）
が上記ネットワークを介して複数台のファジイ制御機能
付プログラマブルコントローラ（40A）と接続された回
路を示すブロック図である。第10図において、１台の周
辺装置（90）は、複数台のPCについてそれ等のファジイ
制御状況をディスプレイ上に再現する。
上記実施例においては、PC−CPU（41）で実行される
シーケンス命令として、ファジイ推論命令を付加するこ
とにより、通常のシーケンス制御用各種レジスタにセッ
トされたファジイグレード数間で実行するファジイ推論
として、最小値演算（ファジイAND）の実行例を示した
が、ファジイ推論として、上記最小値演算に限定される
ものではなく、最大値演算（ファジイOR）のほか、mxn
マトリックス演算、最大値／最小値演算の組み合わせ等
の２項演算をも実行し、かつ、シーケンスプログラム上
の表現形式、実行形式を有するようにしてもよい。
また、上記実施例においては、含意演算“Ａ○B"はD/
A変換部（60）にて実行した。すなわち、ファジイ出力
凾数Ｂの定義する３点の座標値はD/A変換部（60）のメ
モリ部（２ポートRAM（67））に記憶されており、上記
含意演算“Ａ○B"はμ−Ｐ（62）にて実行された。しか
し上記含意演算については、他のファジイ演算と同様に
CPU部（40）にて実行されても良く、この場合には、上
記ファジイ出力凾数Ｂはメモリ部（42）に記憶させてお
く。
なお、上記実施例ではA/D変換ユニット（50）とD/A変
換ユニット（60）がそれぞれ別々の構成の場合について
記したが、A/D、D/A変換部が、１つのマイクロプロセッ
サにて作動するA/D合体形の場合においても同様の効果
が得られる。
さらに、上記実施例で、ファジイ演算をPC−CPU（4
1）にて実施したが、新たに追加したファジイ演算の機
能を抽出し、第２のCPUを追加して実施しても良く、も
しくは新たに設ける専用ユニットで実施しても良い。
なお、上記実施例で示すメンバシップ凾数の定義方式
はそのままとし、すべての制御をシーケンサCPUにて実
施することも可能である。この場合はパイプライン方式
による高速化は犠牲になるが、ファジイ変換、デファジ
イ変換において、テーブルルックアップ方式の如き多量
のメモリを要しない点にメリットがある。
また、上記実施例ではメンバシップ凾数、ファジイ出
力凾数等の凾数定義に３点方式を採用したが、上記凾数
定義は３点方式に限定されるものではなく、３点以上で
定義しても良い。
なお、上記実施例ではファジイ推論ルールの切換に際
し、第６図に示す如く、M10（110）,M11（111）のごと
き論理接点としてのリレー接点を切換えることにより、
全体のルール（101）〜（106）を（107）〜（109）へ切
換えたが、図示しないM10、M11リレーコイルの制御によ
っても簡単に行なえる。
［発明の効果］ 以上説明したように本発明によれば、入力情報毎に所
定数設定したファジイメンバシップ函数のそれぞれを示
す座標情報が所定数の特定の入力情報について記憶され
ている第１記憶手段の記憶内容にもとづき、当該する入
力情報の所定数のファジイメンバシップ函数のそれぞれ
に対応して第１のファジイグレード数を求める演算をそ
れぞれの特定の入力情報について行う処理を第１処理手
段が繰返し実行する処理と、第２処理手段が所定のファ
ジイ推論命令が記述されている所定のシーケンスプログ
ラムを繰返し実行することにより、第１処理手段の処理
結果である所定数の第１のファジイグレード数をもとに
所定の演算処理を行い所定数の第２のファジイグレード
数を算出する処理、または、この処理に加えて第２記憶
手段に座標情報として記憶されている所定数のファジイ
出力函数をそれぞれ当該する第２のファジイグレード数
を用いて修正することにより所定数のファジイ結果函数
を求める処理が繰返し実行されるとともに制御対象に対
し所定の制御が行われる処理と、第３処理手段が、所定
数のファジイ結果函数にもとづくデファジイ処理を有す
る処理を繰返し実行する処理と、が並行して実行される
ので、ファジイ処理に要する時間を短縮換できるととも
に所要メモリ容量の増大化を防止でき、プログロマブル
コントローラとの併用における余分なコスト増を防止で
きるとともにプログロマブルコントローラの周辺装置を
用いた場合にファジイ処理のモニタが容易にできる効果
がある。
また、所定数のファジイ結果函数にもとづくデファジ
イ処理は、ファジイ結果函数により示される図形の面積
およびこの図形の面積の中心座標を構成する所定の座標
情報を算出する処理をそれぞれのファジイ結果函数につ
いて行い、算出されたそれぞれの座標情報を当該する面
積により重みづけして合成を行う処理なので、処理内容
が比較的簡単であり高速に処理できる効果がある。
また、A/D変換手段およびD/A変換手段を有し、特定の
入力情報は入力されたアナログ入力情報がA/D変換手段
によりデジタル情報に変換されたものであり、第３処理
手段による合成の結果はD/A変換手段によりアナログ情
報に変換されて出力され、第１処理手段およびA/D変換
手段は所定のA/D変換ユニットに組込まれ、第３処理手
段およびD/A変換手段は所定のD/A変換ユニットに組込ま
れるようにしたので、第１処理手段および第３処理手段
をそれぞれのユニット内の余剰処理機能を利用して具現
する等が可能になり入力および出力がアナログ信号の場
合にコストの増大化を防止できる効果がある。
また、ファジイメンバシップ函数、および、ファジイ
出力函数を示す座標情報は始点、折れ曲り点、および、
終点の座標値により構成されるので、第１、第２記憶手
段の記憶容量の増大化を防止できる効果がある。
また、シーケンスプログラムにファジイ推論命令がそ
のファジイ推論処理内容を変えて所定数記述され、その
いずれかのファジイ推論処理内容を選択的に実行可能な
ので、ファジイ推論処理内容を内部情報の変化等により
変化させることができる効果がある。
また、第２処理手段はファジイ推論命令以外の命令を
処理する第１のCPUと、ファジイ推論命令を処理する第
２のCPUとを有するので、シーケンス処理の処理速度の
低下を防止できるとともにファジイ推論命令を高速に実
行できる効果がある。
また、第２処理手段と信号授受が可能な周辺装置を有
し、この周辺装置により、ファジイメンバシップ函数、
ファジイ出力函数、第１のファジイグレード数、第２の
ファジイグレード数、ファジイ結果函数、および、第３
処理手段による合成の結果、の少なくとも１つ以上のモ
ニタが可能なので、ファジイ制御の状況のモニタが容易
にできるとともにこのモニタを行うためのコストの増大
化を低減できる効果がある。
この発明に係るファジイ制御機能付プログラマブルコ
ントローラのモニタシステムは、ファジイ制御機能付プ
ログラマブルコントローラを複数台とモニタ機能を有す
る周辺装置を１台とが所定のネットワークを介して接続
されるようにしたので、１台の周辺装置により複数台の
ファジイ制御機能付プログラマブルコントローラにおけ
るそれぞれのファジイメンバシップ函数、ファジイ出力
函数、第１のファジイグレード数、第２のファジイグレ
ード数、ファジイ結果函数、および、第３処理手段によ
る合成の結果、の少なくとも１つ以上のモニタができる
効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるファジイ制御機能付
プログラマブルコントローラを示すブロック図、第２図
は第１図に示したA/D変換ユニットの詳細を示すブロッ
ク図、第３図は第１図に示したD/A変換ユニットの詳細
を示すブロック図、第４図は第１図に示したファジイ制
御機能付プログラマブルコントローラのファジイ制御を
示したフロー図、第５図a,bは第２図に示したA/D変換ユ
ニットにおける第１のファジイグレード数演算の説明
図、第５図ｃは第３図に示したD/A変換ユニットにおけ
る含意演算の説明図、第６図はファジイ演算処理命令を
行なうアプリケーションプログラム例を示すラダー回路
図、第７図〜第９図はデファジイ変換の計算方法の説明
図、第10図はネットワークを介したモニタ方法を示す
図、第11図は従来のファジイ制御装置を示すブロック
図、第12図はファジイルールを示す図、第13図は従来の
ファジイ制御装置のファジイグレード数演算および含意
演算の説明図、第14図は従来のファジイ制御を示したフ
ロー図である。 図において、（40）はコントローラユニット、（41）は
PC−CPU、（42）はアプリケーショプログラムメモリ、
（43）は内部メモリ、（43a）はシーケンス命令の実行
処理部、（43b）はファジイ演算処理命令の実行処理
部、（44）は入出力バス、（45）は回線制御部、（50）
はA/D変換ユニット、（51）はアナログ信号入力端子、
（52）はマイクロプロセッサ、（53）はアナログスイッ
チ、（54）はサンプルホルダ、（55）は内蔵ROM/RAM、
（55a）はA/D変換対応マイクロプログラム，（55b）は
ファジイ変換対応マイクロプログラム、（56）はインタ
ーフェイス部、（57）は２ポートRAM、（60）はD/A変換
ユニット，（61）はアナログ信号出力端子、（62）はマ
イクロプロセッサ、（63）は出力アンプ、（64）はサン
プルホルダ、（65）は内蔵ROM/RAM、（65a）はD/A変換
対応マイクロプログラム、（65b）デファジイ変換対応
マイクロプログラム、（66）はインターフェイス部、
（67）は２ポートRAM、（90）はファジイ制御モニタ装
置としての周辺装置を示す。 なを、図中、同一符合は同一、または相当部分を示す。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】入力情報毎に所定数設定したファジイメイ
    バシップ函数のそれぞれを示す座標情報を所定数の特定
    の入力情報について記憶する第１記憶手段と、 所定数のファジイ出力函数のそれぞれを示す座標情報を
    記憶する第２記憶手段と、 上記第１記憶手段の記憶内容にもとづき、当該する上記
    入力情報の上記所定数のファジイメンバシップ函数のそ
    れぞれに対応して第１のファジイグレード数を求める演
    算をそれぞれの上記特定の入力情報について行う処理を
    繰返し実行する第１処理手段と、 所定のファジイ推論命令が記述された所定のシーケンス
    プログラムを繰返し実行することにより、上記第１処理
    手段の処理結果である所定数の上記第１のファジイグレ
    ード数をもとに所定の演算処理を行い所定数の第２のフ
    ァジイグレード数を算出する処理、または、この処理に
    加えて上記第２記憶手段に記憶されている上記ファジイ
    出力函数をそれぞれ当該する上記第２のファジイグレー
    ド数を用いて修正することにより所定数のファジイ結果
    函数を求める処理を繰返し実行するとともに制御対象に
    対し所定の制御を行う第２処理手段と、 上記所定数のファジイ結果函数にもとづくデファジイ処
    理を有する処理を繰返し実行する第３処理手段と、 を備え、上記第１、第２、および、第３処理手段の処理
    動作が並行して実行されることを特徴とするファジイ制
    御機能付プログラマブルコントローラ。
  2. 【請求項２】所定数のファジイ結果函数にもとづくデフ
    ァジイ処理は、ファジイ結果函数により示される図形の
    面積およびこの図形の面積の中心座標を構成する所定の
    座標情報を算出する処理をそれぞれの上記ファジイ結果
    函数について行い、算出されたそれぞれの上記座標情報
    を当該する上記面積により重みづけして合成を行う処理
    であることを特徴とする請求項１記載のファジイ制御機
    能付プログラマブルコントローラ。
  3. 【請求項３】A/D変換手段およびD/A変換手段を有し、特
    定の入力情報は入力されたアナログ入力情報が上記A/D
    変換手段によりデジタル情報に変換されたものであり、
    第３処理手段による合成の結果は上記D/A変換手段によ
    りアナログ情報に変換されて出力され、第１処理手段お
    よび上記A/D変換手段は所定のA/D変換ユニットに組込ま
    れ、第３処理手段および上記D/A変換手段は所定のD/A変
    換ユニットに組込まれることを特徴とする請求項１また
    は請求項２記載のファジイ制御機能付プログラマブルコ
    ントローラ。
  4. 【請求項４】ファジイメンバシップ函数、および、ファ
    ジイ出力函数を示す座標情報は始点、折れ曲り点、およ
    び、終点の座標値により構成されることを特徴とする請
    求項１乃至請求項３のいずれかに記載のファジイ制御機
    能付プログラマブルコントローラ。
  5. 【請求項５】シーケンスプログラムにファジイ推論命令
    がそのファジイ推論処理内容を変えて所定数記述され、
    そのいずれかのファジイ推論処理内容を選択的に実行可
    能なことを特徴とする請求項１乃至請求項４のいずれか
    に記載のファジイ制御機能付プログラマブルコントロー
    ラ。
  6. 【請求項６】第２処理手段はファジイ推論命令以外の命
    令を処理する第１のCPUと、上記ファジイ推論命令を処
    理する第２のCPUとを有することを特徴とする請求項１
    乃至請求項５のいずれかに記載のファジイ制御機能付プ
    ログラマブルコントローラ。
  7. 【請求項７】第２処理手段と信号授受が可能な周辺装置
    を有し、この周辺装置により、ファジイメンバシップ函
    数、ファジイ出力函数、第１のファジイグレード数、第
    ２のファジイグレード数、ファジイ結果函数、および、
    第３処理手段による合成の結果、の少なくとも１つ以上
    のモニタが可能なことを特徴とする請求項１乃至請求項
    ６のいずれかに記載のファジイ制御機能付プログラマブ
    ルコントローラ。
  8. 【請求項８】請求項１乃至請求項６のいずれかに記載の
    ファジイ制御機能付プログラマブルコントローラを複数
    台と周辺装置を１台とが所定のネットワークを介して接
    続され、上記周辺装置によりそれぞれの上記ファジイ制
    御機能付プログラマブルコントローラにおけるファジイ
    メンバシップ函数、ファジイ出力函数、第１のファジイ
    グレード数、第２のファジイグレード数、ファジイ結果
    函数、および、第３処理手段による合成の結果、の少な
    くとも１つ以上のモニタが可能なことを特徴とするファ
    ジイ制御機能付プログラマブルコントローラのモニタシ
    ステム。
  9. 【請求項９】入力情報毎に所定数設定したファジイメン
    バシップ函数のそれぞれを示す座標情報が所定数の特定
    の入力情報について記憶されている第１記憶手段の記憶
    内容にもとづき、当該する上記入力情報の上記所定数の
    ファジイメンバシップ函数のそれぞれに対応して第１の
    ファジイグレード数を求める演算をそれぞれの上記特定
    の入力情報について行う処理を第１処理手段が繰返し実
    行する処理と、 第２処理手段が所定のファジイ推論命令が記述されてい
    る所定のシーケンスプログラムを繰返し実行することに
    より、上記第１処理手段の処理結果である所定数の上記
    第１のファジイグレード数をもとに所定の演算処理を行
    い所定数の第２のファジイグレード数を算出する処理、
    または、この処理に加えて第２記憶手段に座標情報とし
    て記憶されている所定数のファジイ出力函数をそれぞれ
    当該する上記第２のファジイグレード数を用いて修正す
    ることにより所定数のファジイ結果函数を求める処理が
    繰返し実行されるとともに制御対象に対し所定の制御が
    行われる処理と、 第３処理手段が、上記所定数のファジイ結果函数にもと
    づくデファジイ処理を有する処理を繰返し実行する処理
    と、 が並行して実行されることを特徴とするファジイ制御機
    能付プログラマブルコントローラの制御方法。
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