JPS61253503A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS61253503A JPS61253503A JP9369985A JP9369985A JPS61253503A JP S61253503 A JPS61253503 A JP S61253503A JP 9369985 A JP9369985 A JP 9369985A JP 9369985 A JP9369985 A JP 9369985A JP S61253503 A JPS61253503 A JP S61253503A
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- Japan
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- memory
- matrix
- state
- interface
- conditional control
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シーケンス制御における条件制御を実施す
るシーケンス制御装置に関するものである０ 〔従来の技術〕 第３図は例えば三菱プラントコントローラＭＥＬＰＬＡ
Ｃ−５５０／’ロクラミングマニユアルＰ２及びＰ５６
〜Ｐ５８に示され九従来のシーケンス制御装置であり、
図において、４はシーケンス制御装置であって、予め定
められた条件制御を実施する。５，６はシーケンス制御
装置４に接続された外部の入力ポートと外部の出力ボー
トである。
るシーケンス制御装置に関するものである０ 〔従来の技術〕 第３図は例えば三菱プラントコントローラＭＥＬＰＬＡ
Ｃ−５５０／’ロクラミングマニユアルＰ２及びＰ５６
〜Ｐ５８に示され九従来のシーケンス制御装置であり、
図において、４はシーケンス制御装置であって、予め定
められた条件制御を実施する。５，６はシーケンス制御
装置４に接続された外部の入力ポートと外部の出力ボー
トである。
そして、このシーケンス制御装置４に於いて、７はシー
ケンス制御演算を実行する中央処理装置（以下ＣＰＵと
称す。）、８ｔｉプログラムを格納するプログラム格納
用メモリ、９はＣＰｔ］７と外部入力ポート５及び出力
ポートロとを結合する入出力インターフェース、１０は
シーケンス制御装置４とシーケンス制御装置４のプログ
ラム作製及びデパック、メインテナンス等の機能を持つ
プログラミング装置１１とを結合するマンマシンインタ
ーフェースである。
ケンス制御演算を実行する中央処理装置（以下ＣＰＵと
称す。）、８ｔｉプログラムを格納するプログラム格納
用メモリ、９はＣＰｔ］７と外部入力ポート５及び出力
ポートロとを結合する入出力インターフェース、１０は
シーケンス制御装置４とシーケンス制御装置４のプログ
ラム作製及びデパック、メインテナンス等の機能を持つ
プログラミング装置１１とを結合するマンマシンインタ
ーフェースである。
次に動作について説明する。シーケンス制御装置４が条
件制御を実施する為には、まず、プログラミング装置１
１ｔ−用い１条件制御を実施する為のプログラムをシー
ケンス制御装置４が用意している命令を用いて作製し、
この制作されたプログラムをマンマシンインターフェー
ス１０およヒＣＰＵ７ｔ−経由してプ四グラム格納用メ
そり８に格納する。次に、ＣＰＵ７はプログラム格納用
メモリ８に格納されている命令を読み出して解読し。
件制御を実施する為には、まず、プログラミング装置１
１ｔ−用い１条件制御を実施する為のプログラムをシー
ケンス制御装置４が用意している命令を用いて作製し、
この制作されたプログラムをマンマシンインターフェー
ス１０およヒＣＰＵ７ｔ−経由してプ四グラム格納用メ
そり８に格納する。次に、ＣＰＵ７はプログラム格納用
メモリ８に格納されている命令を読み出して解読し。
その命令が外部の入訃よび出力ボート５，６のデータを
必要とする場合は、入出力インターフェース９ｔ−経由
して読み込んだデータを使用して演算を実行する。また
外部に出力する場合も上記と同様に入出力インターフェ
ース９経由して実行される。
必要とする場合は、入出力インターフェース９ｔ−経由
して読み込んだデータを使用して演算を実行する。また
外部に出力する場合も上記と同様に入出力インターフェ
ース９経由して実行される。
ＣＰＵ７の条件制御の実施形態について第４図及び第５
図を用いて説明する。第４図は、状態として８１．８２
，８３，８４，８５の５状態と。
図を用いて説明する。第４図は、状態として８１．８２
，８３，８４，８５の５状態と。
入力信号（遷移条件）としてＣＯ，ＣＩ、Ｃ２゜Ｃ３，
Ｃ４，Ｃ５，Ｃ６，Ｃ７の８条件とからなる状態遷移図
を表わしている。例えば、状態Ｓ１に在る時に、条件Ｃ
２が成立すると状態Ｓ３に遷移すると読む。この状態遷
移図を実現するプログラムのフローチャートが第５図で
ある。ＣＰＵ７は、ロード、アンド、セット、リセット
（Ｌｏａｄ。
Ｃ４，Ｃ５，Ｃ６，Ｃ７の８条件とからなる状態遷移図
を表わしている。例えば、状態Ｓ１に在る時に、条件Ｃ
２が成立すると状態Ｓ３に遷移すると読む。この状態遷
移図を実現するプログラムのフローチャートが第５図で
ある。ＣＰＵ７は、ロード、アンド、セット、リセット
（Ｌｏａｄ。
Ａｎｄ 、 Ｓｅｔ 、 Ｒｅ５ｅｔ ）等の単純な命
令の組合せによって条件制御を実施する。ここでは、ま
ずＣＯが８１１かどうか確認し、１１１０時は状態Ｓ１
を＠１１とし、′０１の時はＮＯＰとなる。同様に、状
態Ｓ１にある時に、条件Ｃ１と８１の論理積が１１１の
時Ｓ１をＲｅ５ｅｔ（’０”とする）Ｌ％８２を５ｅｔ
（”１”）する。以下同様である。
令の組合せによって条件制御を実施する。ここでは、ま
ずＣＯが８１１かどうか確認し、１１１０時は状態Ｓ１
を＠１１とし、′０１の時はＮＯＰとなる。同様に、状
態Ｓ１にある時に、条件Ｃ１と８１の論理積が１１１の
時Ｓ１をＲｅ５ｅｔ（’０”とする）Ｌ％８２を５ｅｔ
（”１”）する。以下同様である。
従来のシーケンス制御装置は以上のように構成されてい
るので、単機能の命令を組合せて実行させなければなら
ず、状態数が増加するとステップ数が比例して増加する
。ま穴遷移が複雑に分岐するものとなると、同様にステ
ップ数が増加し、さらに処理フローが複雑となることか
らプログラムの製作が困難なものとなる。更に遷移の変
更はその処理フローを大きく変更することとなり、すば
やい対応が取れないものとなっている。更にステップ数
の変動は処理スピードの変動をもたらす等の種々問題点
があった。
るので、単機能の命令を組合せて実行させなければなら
ず、状態数が増加するとステップ数が比例して増加する
。ま穴遷移が複雑に分岐するものとなると、同様にステ
ップ数が増加し、さらに処理フローが複雑となることか
らプログラムの製作が困難なものとなる。更に遷移の変
更はその処理フローを大きく変更することとなり、すば
やい対応が取れないものとなっている。更にステップ数
の変動は処理スピードの変動をもたらす等の種々問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、遷移条件及び状態の個数が不変のかぎりに２
いては、任意の状態遷−移に対して、容易な変更が可能
で、かつ処理速度の変化を非常に小さくできるとともに
、遷移条件及び状態の個数の変更に対しても容易に対応
できるシーケンス制御装置を得ることを目的とする。
たもので、遷移条件及び状態の個数が不変のかぎりに２
いては、任意の状態遷−移に対して、容易な変更が可能
で、かつ処理速度の変化を非常に小さくできるとともに
、遷移条件及び状態の個数の変更に対しても容易に対応
できるシーケンス制御装置を得ることを目的とする。
この発明に係るシーケンス制御装置は、条件制御の遷移
条件と状態とのマトリクスを作成し、そのマトリクスの
内容によって入出力インターフェースに格納された状態
と外部の入力（遷移条件）との演算をマ） ＩＪクス演
算器により実施して次の状態を決定するようにし元もの
である。
条件と状態とのマトリクスを作成し、そのマトリクスの
内容によって入出力インターフェースに格納された状態
と外部の入力（遷移条件）との演算をマ） ＩＪクス演
算器により実施して次の状態を決定するようにし元もの
である。
この発明における条件制御マトリクスメモリは。
遷移条件と状態とのマトリクスによシ生成されている為
、遷移条件及び状態数が変化しない限りにおいては、遷
移条件と状態の任意の交す点にマトリクス演算器による
処理内容を記述することが可能となることから変更が容
易となる。
、遷移条件及び状態数が変化しない限りにおいては、遷
移条件と状態の任意の交す点にマトリクス演算器による
処理内容を記述することが可能となることから変更が容
易となる。
以下、この発明の一実施例を図について説明する。第１
図において、１＃′ｉ条件制御の遷移条件と状態とから
生成される条件制御マトリクスメそり、２はマトリクス
演算器であって、条件制御マトリクスメそす１の内容と
状態出力メモリ付入出力インターフェース３に格納され
た現在の状態及び外部の入力（遷移条件）とから次状態
を決定する処理を実行する。また、状態出力メモリ付入
出力インターフェース３はマトリクス演算器２と外部の
入力ボート５及び出力ポートロとのインターフェースさ
らに、マトリクス演算器２から出力される次状態を格納
するメモリ及び１条件制御マ） ＩＪクスメモリ１への
プログラミング時（Ｐ ＲＧ＝Ａｃｔｌｖｅ）に外部か
らのプログラム要求に基づき所定のアドレスに所定の内
容を書込む。マ九、読出し要求に対しては読み出す機能
を備えている。４はシーケンス制御装置である。
図において、１＃′ｉ条件制御の遷移条件と状態とから
生成される条件制御マトリクスメそり、２はマトリクス
演算器であって、条件制御マトリクスメそす１の内容と
状態出力メモリ付入出力インターフェース３に格納され
た現在の状態及び外部の入力（遷移条件）とから次状態
を決定する処理を実行する。また、状態出力メモリ付入
出力インターフェース３はマトリクス演算器２と外部の
入力ボート５及び出力ポートロとのインターフェースさ
らに、マトリクス演算器２から出力される次状態を格納
するメモリ及び１条件制御マ） ＩＪクスメモリ１への
プログラミング時（Ｐ ＲＧ＝Ａｃｔｌｖｅ）に外部か
らのプログラム要求に基づき所定のアドレスに所定の内
容を書込む。マ九、読出し要求に対しては読み出す機能
を備えている。４はシーケンス制御装置である。
次に動作について説明する。まず条件制御マトリクスメ
モリ１へのプログラムの書込みであるが。
モリ１へのプログラムの書込みであるが。
ＰＲＧ／ＲＵＮ信号をＰＲＧ＝Ａｃｔｉｖｅとする。
これによって、状態出力メモリ付インターフェース３は
、条件制御マトリクスメモリ１のアドレスバス、データ
バス、コマンドバスに対する全ての使用権を得る。この
状態で、マ） ＩＪクスの各セルに直接、マ） リクス
演算器の処理内容を書込む。
、条件制御マトリクスメモリ１のアドレスバス、データ
バス、コマンドバスに対する全ての使用権を得る。この
状態で、マ） ＩＪクスの各セルに直接、マ） リクス
演算器の処理内容を書込む。
マ） ＩＪクスの各セルは２ ｂｉｔで構成されており
。
。
下記意味を持つ。
ｔｔｒ”００”＝ＮＯＰ ：変化しない。
１２＋”０１’＝安定状態 ：遷移によって移る状態
。
。
＋３）”１０’＝遷移 二安定状態を次の安定状
態に移す。
態に移す。
（４）１１１１＝不定
次にマトリクス演算器２の処理について第２図及び第４
図を用いて説明する。第４図は従来技術で説明している
ので第２図について説明する。第２図は、条件制御マト
リクスメモリ１の内容を示し念ものである。遷移条件０
１の行について言えば、状態Ｓ１がＣ１によって状態Ｓ
２に遷移されることを意味している。
図を用いて説明する。第４図は従来技術で説明している
ので第２図について説明する。第２図は、条件制御マト
リクスメモリ１の内容を示し念ものである。遷移条件０
１の行について言えば、状態Ｓ１がＣ１によって状態Ｓ
２に遷移されることを意味している。
マトリクス演算器２は、状態用カメそり討入出力インタ
ー７ェース３を通して外部の入力ボート５の値を読み込
んで遷移条件とする。次に遷移条件ＣＯの行から演算を
開始する。演算の規則を以下に示す。
ー７ェース３を通して外部の入力ボート５の値を読み込
んで遷移条件とする。次に遷移条件ＣＯの行から演算を
開始する。演算の規則を以下に示す。
＋１）遷移条件がＩ□Ｉのときは状態に作用しない。
（２１遷移条件が１１１のときは、最左列から順番にサ
ーチし くａ） ” ００ ’はＮＯＰ 缶）全ての１１０１当該列に対応する状態が１１１の時 （１）”１０”当該列の全ての状態をリセット（ｉｌ）
” ０１ ”当該列の全ての状態をセット（ｃ） ’
１０ ’当該列に対応する少なくとも１つ状態が１０
１の時ＮＯＰ 上記処理を全ての遷移条件に対しくシ返し実行すること
によって条件制御を実現する。
ーチし くａ） ” ００ ’はＮＯＰ 缶）全ての１１０１当該列に対応する状態が１１１の時 （１）”１０”当該列の全ての状態をリセット（ｉｌ）
” ０１ ”当該列の全ての状態をセット（ｃ） ’
１０ ’当該列に対応する少なくとも１つ状態が１０
１の時ＮＯＰ 上記処理を全ての遷移条件に対しくシ返し実行すること
によって条件制御を実現する。
なお１条件制御マトリクスメそり１として、薔換え可能
なものとしてい九が条件制御が固定化可能であればリー
ドオンリーメモリを使用することも可能である。
なものとしてい九が条件制御が固定化可能であればリー
ドオンリーメモリを使用することも可能である。
また、マトリクス演算器２としては、従来のシーケンス
制御装置のＣＰＵを使用することも可能である。さらに
マイクロプロセッサを利用することも可能である。
制御装置のＣＰＵを使用することも可能である。さらに
マイクロプロセッサを利用することも可能である。
また、条件制御マトリクスメモリ１．マトリクス演算器
２及び状態出力メモリ付入出力インターフェース３をワ
ンチップマイクロコンピュータにて実施することも可能
である。更に条件制御マトリクスメモリ１に８ｂｉｔ、
１６ｂｉｔ、３２ｂｉｔ巾のメそりを使用してもよい。
２及び状態出力メモリ付入出力インターフェース３をワ
ンチップマイクロコンピュータにて実施することも可能
である。更に条件制御マトリクスメモリ１に８ｂｉｔ、
１６ｂｉｔ、３２ｂｉｔ巾のメそりを使用してもよい。
以上のように、この発明によれば、条件制御を条件制御
マトリクスメモリとマトリクス演算器によって構成した
ので、条件制御の任意な変更に対して容易にスバヤク対
応可能となったばかりでなく、処理時間の変動を小さく
することが可能となシ、さらにハードウェアの規模を小
名くすることが可能となり装置が安価になるという効果
がある。
マトリクスメモリとマトリクス演算器によって構成した
ので、条件制御の任意な変更に対して容易にスバヤク対
応可能となったばかりでなく、処理時間の変動を小さく
することが可能となシ、さらにハードウェアの規模を小
名くすることが可能となり装置が安価になるという効果
がある。
第１図はこの発明の一実施例によるシーケンス制御装置
を示すブロック図、第２図は条件制御マトリクスメモリ
の内容を示す図、第３図は従来のシーケンス制御装置の
ブロック図、第４図は従来のシーケンス制御装置に於け
る制御例を示す図。 第５図は第３図に示すシーケンス制御装置の動作を示す
フローチャート図である。 なお、図中、同一符号は同−又は相当部分を示す。 １は条件制御マトリクスメモリ、２Ｆ！マトリクス演算
器、３は状態出力メモリ付入出力インターフェース、４
はシーケンス制御装置、５は入力ボート、６は出力ボー
ト。 特許出願人 三菱電機株式会社 第・−１図 す 第３図 第４図 第５図 手続補正書（自発）
を示すブロック図、第２図は条件制御マトリクスメモリ
の内容を示す図、第３図は従来のシーケンス制御装置の
ブロック図、第４図は従来のシーケンス制御装置に於け
る制御例を示す図。 第５図は第３図に示すシーケンス制御装置の動作を示す
フローチャート図である。 なお、図中、同一符号は同−又は相当部分を示す。 １は条件制御マトリクスメモリ、２Ｆ！マトリクス演算
器、３は状態出力メモリ付入出力インターフェース、４
はシーケンス制御装置、５は入力ボート、６は出力ボー
ト。 特許出願人 三菱電機株式会社 第・−１図 す 第３図 第４図 第５図 手続補正書（自発）
Claims (1)
- 外部に送出する状態出力を保持するメモリを有する状態
出力メモリ付入出力インターフェースと、前記状態出力
メモリ付入出力インターフェースを介して取り込まれる
入力信号と前記状態出力とをマトリクスとして定義した
条件制御マトリクスメモリと、前記条件制御マトリクス
メモリの内容に基づいて前記入力信号と現在の状態とか
ら次の状態を決定することによりシーケンス制御を実行
するマトリクス演算器とを備えたシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9369985A JPS61253503A (ja) | 1985-05-02 | 1985-05-02 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9369985A JPS61253503A (ja) | 1985-05-02 | 1985-05-02 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253503A true JPS61253503A (ja) | 1986-11-11 |
Family
ID=14089648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9369985A Pending JPS61253503A (ja) | 1985-05-02 | 1985-05-02 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253503A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135383A (ja) * | 2003-09-05 | 2005-05-26 | Fisher Rosemount Syst Inc | ユーザによる修正可能な出力コンフィギュレーションデータベースを備えた状態マシン機能ブロック |
| US8600524B2 (en) | 2003-09-05 | 2013-12-03 | Fisher-Rosemount Systems, Inc. | State machine function block with a user modifiable state transition configuration database |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932505A (ja) * | 1972-07-25 | 1974-03-25 | ||
| JPS4936466A (ja) * | 1972-08-08 | 1974-04-04 | ||
| JPS58161001A (ja) * | 1982-03-19 | 1983-09-24 | Toshiba Corp | シ−ケンス制御装置 |
| JPS5926059A (ja) * | 1983-06-30 | 1984-02-10 | Shimadzu Corp | ガスクロマトグラフ−赤外吸収スペクトル測定方法 |
-
1985
- 1985-05-02 JP JP9369985A patent/JPS61253503A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932505A (ja) * | 1972-07-25 | 1974-03-25 | ||
| JPS4936466A (ja) * | 1972-08-08 | 1974-04-04 | ||
| JPS58161001A (ja) * | 1982-03-19 | 1983-09-24 | Toshiba Corp | シ−ケンス制御装置 |
| JPS5926059A (ja) * | 1983-06-30 | 1984-02-10 | Shimadzu Corp | ガスクロマトグラフ−赤外吸収スペクトル測定方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135383A (ja) * | 2003-09-05 | 2005-05-26 | Fisher Rosemount Syst Inc | ユーザによる修正可能な出力コンフィギュレーションデータベースを備えた状態マシン機能ブロック |
| US8600524B2 (en) | 2003-09-05 | 2013-12-03 | Fisher-Rosemount Systems, Inc. | State machine function block with a user modifiable state transition configuration database |
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