JPS6226549A - メモリ回路 - Google Patents

メモリ回路

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Publication number
JPS6226549A
JPS6226549A JP16648885A JP16648885A JPS6226549A JP S6226549 A JPS6226549 A JP S6226549A JP 16648885 A JP16648885 A JP 16648885A JP 16648885 A JP16648885 A JP 16648885A JP S6226549 A JPS6226549 A JP S6226549A
Authority
JP
Japan
Prior art keywords
data
bus
rom
task
decoder
Prior art date
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Pending
Application number
JP16648885A
Other languages
English (en)
Inventor
Keiichi Yokota
圭一 横田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP16648885A priority Critical patent/JPS6226549A/ja
Publication of JPS6226549A publication Critical patent/JPS6226549A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野〕　・ 本発明はマイクロコンピュータシステムに用いられるメ
モリ回路に関する。
〔従来の技術〕
マイクロコンピュータシステムにおいて、そこで用いら
れているＣＰＵが出力するアドレスを例えば２０ビツト
とすると、直接指定できるアドレス数は約百万となる。
プログラムの規模が大きく、メモリ容量がそれ以上必要
な場合、何らかの工夫が必要である。このような場合の
従来のメモリ回路は、第２図の構成図に示すように、バ
ンク切り換え方式か採用されている。この方式では、出
力ボートとして接続されたバンクレジスタ５にプログラ
ムによりバンク番号が書きこまれると、デコーダ６によ
りそのバンクに対応したＲＯＭ７．８または９がセレク
トされるというものである。
〔発明が解決しようとする問題点〕
このような従来のメモリ回路では、プログラムの複数の
タスクをいくつかめタスクごとにひとまとめにして複数
のＲＯＭに分割して格納する。このような場合、あるバ
ンクに対応するＲ　ＯＭに格納されているデータを、異
なるバンクに対応するＲ　ＯＭに格納されているタスク
が使用する際には、その都度バンクレジスタを書き換え
てから読み取らなければならず、タスクを高速に処理し
たい場合、障害となる。またこの方式は第２図に示すよ
うに構成が簡単で容易にメモリ容量を増加させることが
できるが、出力ボートであるバンクレジスタで、メモリ
マツプ上のそれぞれのバンクに対応するＲ、ＯＭ全てを
制御しているので、回路構成上、拡張性に乏しく容易に
変更できないという欠点があった。
〔問題点を解決するための手段〕
本発明のメモリ回路は、マイクロコンピュータシステム
のアドレスバスと制御信号バスに接続されたデコーダと
、データバスに接続され該デコーダの出力によりプリセ
ット及びインクリメントされるカウンタと、データバス
に接続され該デコーダの出力によりイネーブルにされる
バスドライバと、該カウンタの出力をアドレスとし該バ
スドライバを経てデータバスと接続される複数のＲＯＭ
より構成され、プログラム全体の規模が大き°い場合に
も、ある時間の間に実際に使用される１０グラム及びデ
ータはさほど大きくないということに着目して、あるタ
スクを使用する場合に、その前に、必要なプログラム及
びデータを実際のメモリ上にロードしたあと、そのタス
クを実行するという方法をとる場合に、構成が簡単でか
つ高速に上記処理を実現できるものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
カウンタ１０，１１とバスドライバ１２はデコーダ４に
より選択されそれぞれ出力ボート、入力ボートとしてマ
イクロコンピュータのシスデムバスに接続される。カウ
ンタ１１はカウンタ１０の下位にカスケーダ接続されて
いる。またカウンタ１０．１１は出力ボートにデータが
書きこまれるごとにプリセットされ、カウンタ１０には
そのデータがカウンタ１１にはＯがロードされ°、入カ
ポ−１−がアクセスされるごとにインクリメントされる
。
Ｒ，０Ｍ１３から直接ＣＰＵが指定できるメモリにデー
タを実際にロードするには、まず、出力ボートにロード
したいデータの格納されているＲＯＭ１３のアドレスの
上位ビットを書きこむ、これに続いて入力ボートにアク
セスするごとにＲＯＭ　１３のデータを高速に読みとる
ことができる。
〔発明の効果〕
以上説明したように本発明は、自動的にアドレスをイン
クリメントするカウンタを備えたメモリ回路でこれをＩ
１０ボーＩ・とじてマイクロコンピュータシステムに接
続した場合、大規模な１０グラムを高速に処理できる様
になり、しかもそれに伴なう回路構成上の追加及び変更
は非常に少なくてよいという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。

Claims (1)

    【特許請求の範囲】
  1. マイクロコンピュータシステムのアドレスバスと制御信
    号バスに接続されたデコーダと、データバスに接続され
    該デコーダの出力によりプリセット及びインクリメント
    されるカウンタと、データバスに接続され該デコーダの
    出力によりイネーブルにされるバスドライバと、該カウ
    ンタの出力をアドレスとし該バスドライバを経て該デー
    タバスと接続される複数のリードオンリメモリを含むこ
    とを特徴とするメモリ回路。
JP16648885A 1985-07-26 1985-07-26 メモリ回路 Pending JPS6226549A (ja)

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JP16648885A JPS6226549A (ja) 1985-07-26 1985-07-26 メモリ回路

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JPS6226549A true JPS6226549A (ja) 1987-02-04

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ID=15832313

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JP16648885A Pending JPS6226549A (ja) 1985-07-26 1985-07-26 メモリ回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0328942A (ja) * 1989-06-26 1991-02-07 Rohm Co Ltd キー操作機器用ｒｏｍデータ読出装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5824954A (ja) * 1981-08-06 1983-02-15 Fujitsu Ltd アドレス制御方式
JPS59197946A (ja) * 1983-04-25 1984-11-09 Nec Corp メモリ装置

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