JPH0350312B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は画像を表示するデイジタル・データ、
詳細に説明すれば、２色以上の色採を表わすこと
ができる複数ビツト画素の論理的な操作を実行す
るプロセツサに係る。

Ｂ 開示の概要 カラー・グラフイツク・プロセツサは、フレー
ム・バツフアから供給される画素データに反応す
る少なくとも１つの処理素子を含む。処理素子は
フレーム・バツフアからの画素を原始レジスタお
よび宛先レジスタに記憶する。処理素子のALU
部分は、これらのレジスタによりアドレス指定さ
れるRAMを含み、画素を重ね合わせた結果生成
された画素値をフレーム・バツフアに再書込みす
ることができる。このRAMは、特定のデータを
ロードすることにより、多種多様な画素操作を実
行することができる。

Ｃ 従来の技術 デイジタル・データはイメージを表示するのに
利用されている。デイジタル・データを処理する
コンピユータは、画素処理を行なうため、イメー
ジを表わすデイジタル・データの処理にも使用さ
れている。一般に、コンピユータはデータを順次
に処理するので、当初、画像処理は順次処理によ
り行なわれたが、一般に、処理を要する画像デー
タ量が大量であつたために、コンピユータを完全
に順次モードで使用すると、処理時間が非常に長
くなつた。その結果、イメージ・プロセツサ、す
なわちグラフイツク・プロセツサと呼ばれる特殊
な用途の装置が開発された。この装置はある種の
並列方式を用いて、典型的なコンピユータで順次
動作方式により処理する場合よりも迅速に画像処
理を行なつた。画像を白黒モードで表示した場合
必要な処理は、白を表わす情報と黒を表わす情報
の論理的組合せにより実行することができた。原
始画像（Ｓ）を目的画像(D)にコピーするには、例
えば特定の論理的操作によつてＳとＤの論理和
（OR）をとり、新しいＤを生成することができ
た。

最近では、画像表示に新たに色彩の次元が加わ
り、画像処理は複雑化している。カラー・システ
ムでは、コピー動作は、一定状態での画素のコピ
ー、すなわち、新しい画素値をコピー動作中に生
成することを必要とすることがある。詳細に言え
ば、２つのイメージを組合せる、すなわち２つの
イメージを重ね合わせる通常の動作で、２つのイ
メージが異なつた色彩を有する場合、所望の結果
を生成するためには、それぞれの単色以外の情報
を必要とすることがある。例えば、イメージが不
透明な領域を表わす場合、最初の２つのイメージ
のどちらが表面にあるか、すなわち、どちらが隠
されているかにより、結果が異なる。また、イメ
ージが半透明領域を表わす場合には、一方のイメ
ージを他方のイメージに重ね合わせた結果は、２
つの最初のイメージの色彩を混合したものになる
ことがある。どちらの場合も、最初の２つのイメ
ージの単色以外のある情報を必要とするであろ
う。

Ｄ 発明が解決しようとする問題点 本発明の目的は、画像プログラマに種々の機能
を実行できるように表（所定のデータを記憶する
RAM）を備えた処理素子を使用するカラー・グ
ラフイツク・プロセツサを提供することである。
入力画素は表をアドレス指定するのに使われる。
入力画素の各々を指定する情報は属性データを含
むことがあり、表の２つの入力は入力画素の属性
に応じて、記憶された情報を参照して出力画素の
属性を表示する。

更に本発明の目的は、画素を表わすデイジタ
ル・データの論理的操作を実行するカラー・グラ
フイツク・プロセツサを提供することである。

Ｅ 問題点を解決するための手段 本発明のカラー・グラフイツク・プロセツサは
複数ビツト画素を記憶するための入力および出力
を有するフレーム・バツフアと、複数ビツトの原
始レジスタおよび宛先レジスタならびに前記原始
レジスタおよび宛先レジスタによりアドレス可能
なデイジタル・メモリを含む少なくとも１つの処
理素子と、前記フレーム・バツフア出力から前記
原始レジスタおよび宛先レジスタへのデータ・パ
スと、前記デイジタル・メモリから前記フレー
ム・バツフア入力へのデータ・パスとを含み、前
記フレーム・バツフアから出力された画素データ
はデイジタル・メモリをアドレス指定し、前記デ
イジタル・メモリから取出されたデータは前記フ
レーム・バツフアに再書込みされる。

並列動作により処理時間を短縮するため、グラ
フイツク・プロセツサは、単一命令複数データ
（SIMD）並列動作により同時に多数の画素を操
作するように構成されている。表はRAMそのも
のであるが、多数回にわたつてコピーされるから
RAMの大きさは制限される。

画素の色彩属性のほかに、Ｚバツフア装置がＺ
値に関連した画素を用いて、隠された面の問題を
解決する。このように、画素は、色彩の外に他の
属性、例えばイメージが表面にあることを示すＺ
値属性を表わす。複数の属性を独立したものとし
て扱うことにより、Ｚバツフア装置は、フレー
ム・バツフアを修正するデータを使用し、色彩を
含むすべての属性を画像処理中に変更することが
できる。

このように、本発明のカラー・グラフイツク・
プロセツサは、複数ビツト画素を記憶するための
入力および出力を有するフレーム・バツフアと、
複数の属性に対応した複数のフイールドを有する
複数ビツトの原始レジスタおよび宛先レジスタを
含む少なくとも１つの処理素子と、前記原始レジ
スタおよび宛先レジスタによりアドレス可能で、
原始レジスタおよび宛先レジスタのフイールドご
とに異なつたセクシヨンを含むデイジタル・メモ
リとを備えている。従つて、デイジタル・メモリ
の１つのセクシヨンは、原始レジスタおよび宛先
レジスタの特定のフイールド（従つて特定の属
性）だけでなく、更にデイジタル・メモリの異な
つたセクシヨンの（従つて他の属性に関する）出
力によつてもアドレス指定することができる。い
くつかの小容量のRAMにより大容量の１つの
RAMのタスクを有効に実行するので、所要記憶
容量がかなり少なくなる。

Ｆ 実施例 第１図は本発明のカラー・グラフイツク・シス
テムのブロツク図を示す。フレーム・バツフア・
プレーン１１はＮプレーンのFBP１〜FBPNか
ら成り、画素は各プレーンからのビツトで構成さ
れる。また図面には、同時にＭ画素を処理しうる
Ｍ個の処理素子１２（PE１〜PEM）が示されて
いる。一般に処理素子１２は、メモリPERAM１
５をアドレス指定するのに使用する画素（FBP
１〜FBPNの各プレーンからのビツト）を受取る
原始レジスタ（SR）１３および宛先レジスタ
（DR）１４を含み、カラー・ビツトを構築する
処理動作を実行する。PERAM１５の出力は（各
プレーンに１ビツトずつ）フレーム・バツフアに
返送され、かつホスト・データ・バスにも使用さ
れる。この構成により、各画素が（各フレーム・
バツフア・プレーンから１ビツトずつの）Ｎビツ
トを有する場合、Ｍ画素の併行処理が可能であ
る。フレーム・バツフア・プレーン１１のアドレ
スは、ホスト・アドレス・バスから順次、指定す
ることができる。ホスト・データ・バスは、図示
のようにFBP１〜FBPNならびにPE１〜PEMを
制御することにより、画像処理を制御する。

第２図はフレーム・バツフア・プレーン１１の
詳細を示す。この実施例はＭ０〜Ｍ３からなる４
つのRAM１６−TI（テキサス・インスルメンツ）
社のTMS１６を用いることがある−を示す。
RAM１６は２ポート方式である。順次ポートす
なわちリフレツシユ・ポートは、３つの信号：
SCLK、SINおよびSOUTにより制御される。こ
のポートは周知であるので細部説明は省略する。

並列更新ポートでは一般に下記の信号：アドレ
スＡ０〜Ａ７、、および／が用
いられる。Ｍ０〜Ｍ３のそれぞれに供給される異
なつた信号は、０〜３（ライト・イネー
ブル信号）、Ｄ０〜Ｄ３（データ・イン）ならび
にＱ０〜Ｑ３（データ・アウト）である。フレー
ム・バツフア・プレーン１１は、並列アクセスさ
れた４画素の中のそれぞれの１ビツトのアクセス
を可能にする。４つのRAM１６（Ｍ０〜Ｍ３）
により、CRT上で512×512の解像度が得られる。
ビデオRAM（Ｍ０〜Ｍ３）はそれぞれ64K×１の
記憶容量を有するものと仮定する。

第３図は代表的な処理素子（PE）１１の詳細
を示す。原始レジスタ（SR）１３と宛先レジス
タ（DR）１４はPERAM１５のアドレスを供給
し、PERAM１５の出力は、ホスト（図示せず）
とインタフエースするトランシーバ（TR）１８
に使用可能である。処理素子への入力：Ｄ０〜Ｄ
３は、SR１３およびDR１４に共用される。フレ
ーム・バツフアへの出力はＱ０〜Ｑ３であり、ホ
スト・データ・バスへの出力はＢ０〜Ｂ３であ
る。PERAM１５はRAM（RAMライト・イ
ネーブル信号）およびRAM（RAMイネーブ
ル信号）により制御される。トランシーバ
（TR）１８の方向はDIRにより制御され、トラン
シーバはにより使用可能になる。Ｄ０〜Ｄ３
はＱ０〜Ｑ３に接続されている。信号およ
びは、SR１３およびDR１４をロードする
のに使用される。

第４Ａ図〜第４Ｃ図の実施例は、４つのフレー
ム・バツフア・プレーンFBP１〜４と４つの処
理素子PE１〜４の間の接続の詳細を示す。処理
素子とフレーム・バツフア・プレーンを接続する
のは、４本のバスｂ１，ｂ２，ｂ３およびｂ４で
ある。バスの各線−１、２、３および４と付番さ
れている−は、フレーム・バツフア・プレーンと
処理素子の間の相互接続関係を示す。フレーム・
バツフア・プレーンに出入りする線はすべて付番
されているので、相互接続関係は明白である。各
画素が４ビツトを有する（ＮとＭはどちらも４に
等しい）場合、この構成により４画素を並列に処
理することができる。フレーム・バツフアはホス
ト・アドレス・バス（HAB）によりアドレス指
定される。16ビツトのホスト・アドレス・バス
（HAB）の最上位バイト（MSB）および最下位
バイト（LSB）は、アドレス・マルチプレクサ
（ADMUX）２０によりマルチプレクシングさ
れ、８ビツト・アドレス入力としてフレーム・バ
ツフア・プレーンに送られる。

ライト・マスク・レジスタ（WMR）１９は、
ライト・マスク・レジスタの各ビツトを４つのフ
レーム・バツフア・プレーンのそれぞれに書込
み、それにより、１つの画素をフレーム・バツフ
アに書込むことができる。処理素子PE１〜PE４
の出力（データ線Ｂ０〜Ｂ３）は、トランシーバ
（TR）１８および処理素子自身に接続される。
処理素子選択レジスタ（PSR）２１は、どの処
理素子をホスト・データ・バス（HDB）に接続
すべきかを制御する。ライト・マスク・レジスタ
（WMR）および処理素子選択レジスタ（PSR）
はどちらもホスト・データ・バス（HDB）を介
してロードされる。

シーケンサ（SEQ）１７は、制御信号のシー
ケンスをシステムに供給し、マイクロ制御メモリ
（MCM）２２のアドレス指定を可能にする。
MCM２２の出力Ｕ１〜Ｕ９は、FBP１〜４およ
びPE１〜４の制御信号である。

ホスト・データ・バス（HDB）はシーケンサ
（SEQ）１７に命令コードを供給する（後述）。
第４図では、Ｎ＝Ｍ＝４として説明したが、一般
に、ＮとＭは完全に独立していることは明白であ
る。

MCM２２の制御ビツト１，Ｕ１の値により、
WMR１９の出力は、フレーム・バツフアのすべ
てのプレーンの特定の画素を使用可能にする。制
御ビツト１，Ｕ１は、ORゲート（OR１〜OR
３）を介してWMR１９の出力をフレーム・バツ
フアに送る。制御ビツトＵ２，Ｕ３およびＵ４
は、バツフアＢで遅延された共通の、
および／信号をFBP１〜４に供給する。
制御ビツトＵ３はADMUX２０を制御するのに
も使用される。制御ビツトＵ５およびＵ６は、処
理素子（PE）の原始ライト・イネーブル
（）および宛先ライト・イネーブル（）
信号である。制御ビツトＵ７，Ｕ８およびＵ９
は、処理素子（PE）のRAMイネーブル（RAM
EN）、RAMライト・イネーブル（RAM）お
よび指令（DIR）信号である。

第５Ａ図および第５Ｂ図はSEQ１７および
MCM２２により生成された典型的なOPコード
および制御信号を示す。OPコードはHOST（ホ
スト）、FB（フレーム・バツフア）、PESR（処理
素子原始レジスタ）、PEDR（処理素子宛先レジス
タ）およびPERAM（処理素子RAM）の間のデ
ータ転送を示す。第５Ａ図および第５Ｂ図の縦の
欄は左から順次に、OPコード、シーケンサ・サ
イクル１〜４の各々の制御ビツトＵ１〜Ｕ９、な
らびに各サイクル中に供給されるデータを示す。
最後の２つの欄は、各サイクル中のPSRレジス
タおよびWMRレジスタの有効なデータ値であ
る。

左端の欄は８つの基本的な転送動作で、例えば
PERAM→FBは、PERAMからフレーム・バツ
フアへの転送動作を示す。

第６図は、原始イメージＳと目的イメージＤを
組合せて新しい目的イメージＤを生成するコピー
機能の例を示す。図示のように、原始イメージ
は、第１の色彩のＡ画素および透明なＴ画素の２
種類の画素を含み、目的イメージは、透明なＴ画
素および、原始イメージのＡ画素とは異なつた第
２の色彩のＢ画素を含む。画像プログラマは、
（Ａ画素が）Ｂ画素を無効にする新しい目的イメ
ージの生成を要求しているものと仮定する。第６
図に示す表は３つの欄を有し、Ｓ欄は原始イメー
ジ中の２種類の画素を表わし、Ｄ欄は目的イメー
ジ中の２種類の画素を表わす。３番目の欄は、Ｓ
欄とＤ欄を重ね合わせた結果生成された新しいＤ
欄を示す。この表の行１〜４のそれぞれに４つの
異なつた組合せが示されている。行１はＡ画素と
Ｂ画素が同一画素位置に置かれるとＡ画素が表示
されることを示す。行２は、原始イメージのＴ画
素と目的イメージのＢ画素が同じ画素位置を占め
ると、Ｂ画素が表示されることを示す。行３は原
始イメージのＡ画素が目的イメージのＴ画素を無
効にし、Ａ画素が表示されることを示す。

行４は、２つのＴ画素が同一画素位置に置かれ
ると、Ｔ画素が表示されることを示す。

以上の説明で明らかなように、第６図に示す表
を反映するように、PERAMをロードすることに
より、第１図〜第４Ｃ図に示された装置は所望の
結果を生成する。すなわち、Ａ画素を表わすデー
タがSR１３にロードされ、Ｂ画素に対応する値
がDR１４にロードされると、PERAMの出力は
Ａ画素になる。その他の組合せの場合も、第６図
の表のそれぞれの行に対応する結果が生成される
のは明白である。

第７図は別の画像処理動作を示す。第７図で、
原始イメージおよび目的イメージはそれぞれ、Ｓ
およびＤで示される。結果（新しいＤ）は、Ａ画
素およびＢ画素を共有するイメージ領域にＣ画素
（例えば、新しいカラー）が表示されることを示
す。第７図に示す表に従つてPERAMに適切にロ
ードすることにより、対応する結果が得られる。
すなわち、第７図の表の最初の行は、Ａ画素およ
びＢ画素が原始イメージおよび目的イメージで対
応する領域を占める場合、PERAMに、例えば半
透明の作用を生じる新しいＣ画素に相当する出力
が生成されることを示す。

第８図は更に別の動作を示す。この図面では、
色彩優先順位による新しい目的イメージＤの生成
を表わし、色彩は物体のＺ座標を表わす。第８図
には、原始イメージＳと目的イメージＤが示され
ている。原始領域はＡ画素からなる１つの長方形
領域を含む。目的イメージは、ある背景（説明省
略）の上に、種類の異なる３つの画素Ｂ、Ｃおよ
びＤ（例えば、色彩が異なつていることがある）
を含み、Ｄ画素に対応する領域の部分は他の領域
により隠され、Ｃ画素に対応する領域の部分もＢ
画素の領域により隠されている。所望の結果は新
しいＤに示されている。すなわち、Ａ画素はＢ画
素とＣ画素の領域により隠されているが、Ｄ画素
の領域はＡ画素の領域により隠されている。第８
図の表のそれぞれの行は、８つの異なつた組合せ
とその結果を示す。行１は、Ａ画素とＢ画素が同
一の画素位置を占めると、結果はＢ画素が表示さ
れる（Ｂ画素はＡ画素を隠す、すなわちＡ画素の
上に重なる）。行２は、Ａ画素とＣ画素の場合に
同じ条件があてはまることを示す。それに対し、
行３は、Ａ画素がＤ画素の上に重なる、すなわち
Ｄ画素を隠すことを示す。行４〜８は、それぞ
れ、Ａ画素が目的イメージの背景の上に重なり、
目的イメージのＤ画素、Ｃ画素およびＢ画素が原
始イメージの背景すなわちＴ画素の上に重なり、
背景すなわちＴ画素が原始イメージおよび目的イ
メージで双方の対応する位置にある場合にはその
結果はＴ画素になることを示す。第８図の表に示
すようなデータをPERAMにロードすることによ
り所望の結果が第１図〜第４Ｃ図の装置によつて
生成されることは、当業者には明白である。

第９図は、画素および独立した属性を処理しう
る変形処理素子MPEを示す。第９図で、SRおよ
びDRにSRM２３およびDRM２４に置換えられ、
SRM２３およびDRM２４はそれぞれ、３つのフ
イールドSRA〜SRCおよびDRA〜DRCを有す
る。PERAMはPERAMA２５、PERAMB２６
およびPERAMC２７に置換えられている。この
処理素子は、フレーム・バツフアからアクセスさ
れる12ビツト、基本画素データの４ビツトおよび
独立した属性データの８ビツトの方向に適合す
る。第４図のフレーム・バツフアを、４ビツト方
式の代りに12ビツト方式に拡張する（ワード当り
のビツト数は任意である）と、12のフレーム・バ
ツフア・プレーンFBP１〜１２と任意数、例え
は４つの処理素子がある。画素の長さは基本画素
データの４ビツト、属性は任意に８ビツトの長さ
と仮定すると、この方式は（色彩または強度もし
くは両者を表わす）４ビツト画素および２つの独
立した４ビツト属性を可能にする。トランシーバ
Ｔ２（12ビツトのトランシーバ）は、フレーム・
バツフア（FB）、原始レジスタ（SRM）および
宛先レジスタ（DRM）との通信に使用される。
Ｔ２は、PERAMA、PERAMBおよび
PERMACとの12ビツト（それぞれの４ビツト）
の通信も可能である。PERAMBおよび
PERAMCの出力の２ビツトは、トランシーバＴ
１により４ビツトを形成してホスト・データ・バ
スに送られる。従つて、Ｔ１およびＴ２を介して
合計16ビツトがホスト・データ・バスに送られ
る。このように、Ｔ１はRAMをロードするが、
Ｔ２はFB、SRおよびDRとの通信ならびにRAM
のロードを行なう。

第９図において、画素のフイールドＡ、Ｂおよ
びＣはそれぞれ、色彩属性、透明度属性およびＺ
値に関係する。図示のように、原始レジスタ
SRMおよび宛先レジスタDRMはそれぞれ、フイ
ールドSRA〜SRCおよびDRA〜DRCを含む。本
発明の他の実施例の場合のように、原始および宛
先レジスタはフレーム・バツフアからロードさ
れ、処理素子内の表をアドレス指定するのに使わ
れる。第９図の変形処理素子MPEは、SRMと
DRMの異なつたフイールドがPERAMA〜
PERAMCをそれぞれアドレス指定することを示
す。PERAMA〜PERAMCに記憶された表は、
ホスト・データ・バスからロードすることがで
き、かつ、表索引により適切な機能を実行するた
め、異なつた順次動作の合間に頻繁にロードする
ことができる。PERAMCは、原子画素と目的画
素のＺ値を比較し、どとらの画素がもう一方の画
素によつて隠されるかを決定することができる。
この（比較）動作の結果はPERAMBのアドレス
指定を支援するのに使用することができる。同様
に、PERAMBの出力を用いてPERAMAをアド
レス指定することができる。結果、例えば
PERAMAの出力の値は、下記の式から得られ
る。

RES＝OUTA（FS1、FD1、OUTB(FS2,FD2)、OUTC(FS3、FD
3)） ただし、RESはフレーム・バツフアFBに書込
まれる色彩値の結果、OUTXはRAMXの出力
（上式ではＸはＡ、ＢまたはＣ）、FSnは原始レジ
スタからのフイールドｎ（属性フイールド）、FDn
は宛先レジスタからのフイールドｎ（属性フイー
ルド）である。

第９図の例では、不透明、半透明および透明を
特性とする画素によるコピー動作を行なうことが
できる。Ｚ値は、どの画素が上部にあるかを、
PERAMCの内容により決定する。PERAMCの
出力および透明度属性（Ｂフイールド）により、
３つの結果のうちの１つが決定される。すなわち
原始レジスタの色彩値が複写されるか、宛先レジ
スタの色彩値が複写されるか、もしくは、どちら
のレジスタの色彩値も複写されず、代りに新しい
半透明の色彩値が複写されることになる。透明度
フイールドＢの内容は、PERAMAをアドレス指
定するのに使用され、それにより結果が決まる。

別の更に限定された例では、Ａフイールドが色
彩フイールドになり、ＢおよびＣフイールドがそ
れぞれ、Ｚ値の下位および上位部分になることが
ある。この場合、PERAMCの出力は、原始イメ
ージまたは目的イメージのどちらかが上部になる
か、もしくは同格であることを表わすことがあ
る。後者の場合、PERAMBの出力は、原始イメ
ージまたは目的イメージのどちらが上部になるか
を決定し、PERAMCからの同格出力を解決す
る。

更に簡単な例では、Ｃフイールドを除去するこ
とにより、MPEは表PERAMAおよびPERAMB
だけを備え、SRMはフイールドSRAおよびSRB
だけを、DRMはフイールドDRAおよびDRMだ
けを備える。この例では、Ａの表およびフイール
ドは色彩を表わし、Ｂの表およびフイールドはＺ
値を表わすので、画素情報は色彩とＺ値の双方を
含む。PERAMBは、Ｚ値を比較し、PERAMA
の２ビツトの結果の生成に用いる情報を得る。
PERAMAは、Ｚ値を用いてコピー動作を行な
い、フレーム・バツフアに戻すべき正しい値を生
成する。

Ｇ 発明の効果 本発明によるカラー・グラフイツク・プロセツ
サにより、色彩を含む複数の画素の広範囲の操作
を迅速に行なうことができる。

【図面の簡単な説明】

第１図は本発明の良好な実施例のブロツク図、
第２図は第１図に示すフレーム・バツフア・プレ
ーン（FBP）の詳細図、第３図は代表的な処理
素子PEの詳細ブロツク図、第４図は第４Ａ図、
第４Ｂ図および第４Ｃ図の配置関係を示す図、第
４Ａ図、第４Ｂ図および第４Ｃ図は、４ビツト画
素を供給し、同時に４画素を操作するための
FBP１〜４およびPE１〜４を具備する特定の実
施例の詳細な相互接続図、第５Ａ図および第５Ｂ
図はマイクロ制御メモリMCMの内容に関する表
を示す図、第６図〜第８図は本発明の良好な実施
例によるいくつかの異なつた画像処理機能を示す
図、第９図は変形処理素子MPEの１形式のブロ
ツ図である。 １１……フレーム・バツフア・プレーン
（FBP）、１２……処理素子（PE）、１３……原始
レジスタ（SR）、１４……宛先レジスタ（DR）、
１５……PERAM、１６……RAM、１７……シ
ーケンサ（SEQ）、１８……トランシーバ
（TR）、１９……ライト・マスク・レジスタ
（WMR）、２０……アドレス・マルチ・プレクサ
（ADMUX）、２１……処理素子選択レジスタ
（PSR）、２２……マイクロ制御メモリ（MCM）、
２３……SRM、２４……DRM、２５……
PERAMA、２６……PERAMB、２７……
PERAMC。

Claims (1)

1. 【特許請求の範囲】 １ 画像を表わすデイジタル・データを論理的に
   操作するカラー・グラフイツク・プロセツサであ
   つて、該プロセツサが、 複数ビツトの画素を記憶するための入力および
   出力を有するフレーム・バツフアと、 複数ビツトの原始レジスタおよび宛先レジスタ
   を有し、両レジスタが前記画素の複数の属性に対
   応する複数のフイールドを持ち、前記原始レジス
   タおよび宛先レジスタによりアドレス指定可能な
   デイジタル・メモリを含む少くとも１つの処理素
   子と、 前記フレーム・バツフア出力から前記原始レジ
   スタおよび宛先レジスタへの第１のデータ・パス
   および前記デイジタル・メモリ出力から前記フレ
   ーム・バツフア入力への第２のデータ・パスとを
   備え、 前記処理素子のデイジタル・メモリは、前記複
   数ビツト画素の幅に対応する出力を有すると共
   に、前記原始レジスタおよび宛先レジスタの異な
   つたフイールドの組合せによりアドレス可能な複
   数のデイジタル・メモリ・セクシヨンを有し、 更に、前記プロセツサは前記デイジタル・メモ
   リの１つのデイジタル・メモリ・セクシヨンの少
   くとも１つの出力を他の任意のデイジタル・メモ
   リ・セクシヨンの入力としてアドレス指定可能な
   第３のデータ・パスを備え、 前記フレーム・バツフアから出力された画素デ
   ータにより前記デイジタル・メモリをアドレス指
   定し、画素の異なる属性を反映した組合せ結果を
   該デイジタル・メモリから画素データとして出力
   し、前記デイジタル・メモリから取出された画素
   データを前記フレーム・バツフアに再書込みする
   ようにしたことを特徴とするカラー・グラフイツ
   ク・プロセツサ。