JPS6024634A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPS6024634A JPS6024634A JP58133813A JP13381383A JPS6024634A JP S6024634 A JPS6024634 A JP S6024634A JP 58133813 A JP58133813 A JP 58133813A JP 13381383 A JP13381383 A JP 13381383A JP S6024634 A JPS6024634 A JP S6024634A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル的に信号の演算を行なうことによ
って、所望の出力を得る、いわゆるディジタル信号処理
装置に関するものである。
って、所望の出力を得る、いわゆるディジタル信号処理
装置に関するものである。
従来例の構成とその問題点
ディジタル信号処理装置は、加減算器１乗算器などの演
算器を複数個と、読み書きメモＩＪ （ＲＡＭ）と読み
出し専用メモリ（ＲＯＭ）とパスラインと、プログラム
カウンタ、プログラムメモリ。
算器を複数個と、読み書きメモＩＪ （ＲＡＭ）と読み
出し専用メモリ（ＲＯＭ）とパスラインと、プログラム
カウンタ、プログラムメモリ。
命令デコーダなどにより構成されるシーケンス制御器と
を備え、データの演算処理を行なうのに適した装置であ
って、最近、各種の実例が発表されている。しかしこれ
らは、積和演算（ＡＸＢ十Ｃ）を専ら効率的に行なうよ
うになっているため、演算形式を、積和の形式に分角イ
しないと、演算の処理速度が上がらない。一方、積和の
形式に式を分）ロイすると、式そのものの演算回数が増
える場合があり、総合的には処理速度が上がらない結果
になっていた。
を備え、データの演算処理を行なうのに適した装置であ
って、最近、各種の実例が発表されている。しかしこれ
らは、積和演算（ＡＸＢ十Ｃ）を専ら効率的に行なうよ
うになっているため、演算形式を、積和の形式に分角イ
しないと、演算の処理速度が上がらない。一方、積和の
形式に式を分）ロイすると、式そのものの演算回数が増
える場合があり、総合的には処理速度が上がらない結果
になっていた。
発明の目的
本発明は、複数の演算器の使用効率全治すことなく、か
つ、演算式の形式にとられれずに、演算を順次行なうこ
とができるようにしたティンタル信号処理装置に関する
ものである。
つ、演算式の形式にとられれずに、演算を順次行なうこ
とができるようにしたティンタル信号処理装置に関する
ものである。
発明の構成
本発明は複数の演算器と、複数グループのメモリと、複
数のスイッチと、複数のパスラインと、シーケンス制御
器とを備え、上記各演算器の入出力線のうち複数本をＸ
方向のパスラインにそれぞれ接続し、上記メモリの各グ
ループの入出力線をＸ方向のパスラインに接続し、Ｘ方
向とＸ方向のパスラインの交叉点の所定位置に上記スイ
ッチを設け、上記シーケンス制御器により、上記メモリ
のアドレスと上記スイッチの選択を順次行なうことによ
り、上記メモリの内容を上記演算器に並列的に入力して
演算し、その演算結果全メモリに格納するようにしたデ
ィジタル信号処理装置である。
数のスイッチと、複数のパスラインと、シーケンス制御
器とを備え、上記各演算器の入出力線のうち複数本をＸ
方向のパスラインにそれぞれ接続し、上記メモリの各グ
ループの入出力線をＸ方向のパスラインに接続し、Ｘ方
向とＸ方向のパスラインの交叉点の所定位置に上記スイ
ッチを設け、上記シーケンス制御器により、上記メモリ
のアドレスと上記スイッチの選択を順次行なうことによ
り、上記メモリの内容を上記演算器に並列的に入力して
演算し、その演算結果全メモリに格納するようにしたデ
ィジタル信号処理装置である。
実施例の説明
第１図は、本発明の一実施例のブロック図である。第１
図において、１はプログラムカウンタ（ＰＣ）、２は計
算手順全記憶したシーケンサメモリ（ＳＱＲＯＭ）で読
出メモリにより構成されるもの、３はシーケンサメモリ
２の、自答ヲ個々の指令に変換する命令デコーダ、４は
ＰＨ叔のグループより成るメモリであって、読書メモリ
（ＲＡＭ）を含むもの、６は加減算器（ＡＬＵ ）、６
は乗算器（ＭＰＹ）、７は入出力回路（工０）である。
図において、１はプログラムカウンタ（ＰＣ）、２は計
算手順全記憶したシーケンサメモリ（ＳＱＲＯＭ）で読
出メモリにより構成されるもの、３はシーケンサメモリ
２の、自答ヲ個々の指令に変換する命令デコーダ、４は
ＰＨ叔のグループより成るメモリであって、読書メモリ
（ＲＡＭ）を含むもの、６は加減算器（ＡＬＵ ）、６
は乗算器（ＭＰＹ）、７は入出力回路（工０）である。
ｘｏ〜ｘ６は、Ｘ方向のパスライン、ｙｏ〜ｙ６はＸ方
向のパスラインである。メモリ４の各要素は、それぞれ
Ｘ方向のパスラインに接続されている・演算器であるＡ
ＬＵ６とＭＰＹｅの入出力と、工０７は、Ｘ方向のパス
ラインに接続されている。Ｘ方向とＸ方向のパスライン
の又交点には、図中○印で示した位置に各パスラインを
結ぶようにスイッチが設けられる。これらのスイッチ全
パスラインの交点番号にもとづき、Ｓｉｊ と表わす。
向のパスラインである。メモリ４の各要素は、それぞれ
Ｘ方向のパスラインに接続されている・演算器であるＡ
ＬＵ６とＭＰＹｅの入出力と、工０７は、Ｘ方向のパス
ラインに接続されている。Ｘ方向とＸ方向のパスライン
の又交点には、図中○印で示した位置に各パスラインを
結ぶようにスイッチが設けられる。これらのスイッチ全
パスラインの交点番号にもとづき、Ｓｉｊ と表わす。
ここでｉ、コはＱ〜６である。
第２図は、４インチＳ１コの実施例である。パスライン
Ｘ工とろが各４本の場合、それらの対応するビット線間
全結合するトランスミッションスイッチを４個設け、こ
れらを−斉に開閉する制御線Ｇｉｊを設ける。
Ｘ工とろが各４本の場合、それらの対応するビット線間
全結合するトランスミッションスイッチを４個設け、こ
れらを−斉に開閉する制御線Ｇｉｊを設ける。
プログラムカウンタＰＣ１は、ＳＱＲＯＭ２ｉ順次読み
出す。ＳＱＲＯＭ２のコード化された命令は、命令デコ
ーダ３においてコード化が１９１′かれ、所定の部分の
動作を指令する指令線として、メモリ４ 、ＡＬＵ５
、ＭＲＹ６ 、ＩＯ７および、スイッチＳｉｊに縛かれ
る。
出す。ＳＱＲＯＭ２のコード化された命令は、命令デコ
ーダ３においてコード化が１９１′かれ、所定の部分の
動作を指令する指令線として、メモリ４ 、ＡＬＵ５
、ＭＲＹ６ 、ＩＯ７および、スイッチＳｉｊに縛かれ
る。
このように構成すると、つぎのような動作を行なわすこ
とができる。まず、ＩＯ７が外部のメモリから必要なデ
ータを取り込み、これをＳ。６をＯＮにしてＲＡＭ０に
書き込む。さらに、つぎのデータｆ Ｓ、６ｆ介してＲ
ＡＭ１に書き込む。このようにして、必要なデータを順
次ＲＡＭ０〜ＲＡＭ４の所定のアドレスに舊き込む。こ
のあと、ＲＡＭ０〜ＲＡＭ４から、順次、３’０、−７
１ ＋ ｙ３ ＋ｙ／、バスを介して、ＡＬＵｓ 、Ｍ
ＰＹ６にデータを供給し、演算結果を’１２ ＋ ３’
５バスを介してＲＡＭ０〜ＲＡＭ４の所定のアドレスに
書き込む。このような演算全実行して最終データが・丙
られたら、これを、たとえば、ｋＩ Ａ Ｍ Ｏに書き
込み、外部装置が必要な時刻に、ＲＡＭ０よりＳ。６と
ＩＯ７’ｉ介して、外部に出力する。
とができる。まず、ＩＯ７が外部のメモリから必要なデ
ータを取り込み、これをＳ。６をＯＮにしてＲＡＭ０に
書き込む。さらに、つぎのデータｆ Ｓ、６ｆ介してＲ
ＡＭ１に書き込む。このようにして、必要なデータを順
次ＲＡＭ０〜ＲＡＭ４の所定のアドレスに舊き込む。こ
のあと、ＲＡＭ０〜ＲＡＭ４から、順次、３’０、−７
１ ＋ ｙ３ ＋ｙ／、バスを介して、ＡＬＵｓ 、Ｍ
ＰＹ６にデータを供給し、演算結果を’１２ ＋ ３’
５バスを介してＲＡＭ０〜ＲＡＭ４の所定のアドレスに
書き込む。このような演算全実行して最終データが・丙
られたら、これを、たとえば、ｋＩ Ａ Ｍ Ｏに書き
込み、外部装置が必要な時刻に、ＲＡＭ０よりＳ。６と
ＩＯ７’ｉ介して、外部に出力する。
上記構成において、注意すべき点は、Ｘ方向のパスライ
ンのそれぞれにおいて、伝送しイ：Ｉるデータは１種類
たけであるから、ＡＬＵ５と１！Ｐ Ｙ ６の出力を同
時に、スイッチＳ２２１８２５ 全弁してＲＡＭ２に書
き込むことは出来ない。したがって、計算手順の組み方
と、ＲＡＭ０〜４．ＲＯＭ５゜６の使い方には自ずから
制約が生じる。しかし、ＲＡＭ、ＲＯＭのグループ数を
、Ｘ方向のパスラインの数より若干多くしておけば、Ａ
ＬＵ、６゜Ｍ Ｐ Ｙ’ｅに、絶え間なく入力データ全
供給し、その演算結果ｉ、ｌ’ｌＡＭにもどすことが可
能なシーケンスを組むことができる。また、はとんど絶
え間なく、ＡＬＵ６とＭＰＹｅを働かせるシーケンスを
組むことは十分に可能である。
ンのそれぞれにおいて、伝送しイ：Ｉるデータは１種類
たけであるから、ＡＬＵ５と１！Ｐ Ｙ ６の出力を同
時に、スイッチＳ２２１８２５ 全弁してＲＡＭ２に書
き込むことは出来ない。したがって、計算手順の組み方
と、ＲＡＭ０〜４．ＲＯＭ５゜６の使い方には自ずから
制約が生じる。しかし、ＲＡＭ、ＲＯＭのグループ数を
、Ｘ方向のパスラインの数より若干多くしておけば、Ａ
ＬＵ、６゜Ｍ Ｐ Ｙ’ｅに、絶え間なく入力データ全
供給し、その演算結果ｉ、ｌ’ｌＡＭにもどすことが可
能なシーケンスを組むことができる。また、はとんど絶
え間なく、ＡＬＵ６とＭＰＹｅを働かせるシーケンスを
組むことは十分に可能である。
Ｘ方向のパスラインとＸ方向のパスラインの交点のすべ
てにスイッチを設けておけば、それらのスイッチのうち
の任意のものをプログラムの変更に対応して動作させる
ことができ、汎用性が高くなる。もちろん、用途によっ
ては必Ｉｎ交叉点にのみ、スイッチを配置するようにし
ても良い。
てにスイッチを設けておけば、それらのスイッチのうち
の任意のものをプログラムの変更に対応して動作させる
ことができ、汎用性が高くなる。もちろん、用途によっ
ては必Ｉｎ交叉点にのみ、スイッチを配置するようにし
ても良い。
第２図においては、各ビットｂｏ−ｂ３が１対１に対応
するようにスイッチ全段けたが、１ビツトあるいはそれ
以上ずれるように対応づけたトランスミッションスイッ
チと制御線Ｇｉｊ ’ ｋ設けておくと、Ｇｉ、とＧｉ
、Ｊ′のいずれか紮選択することにより、ビットシフト
が行なえる。
するようにスイッチ全段けたが、１ビツトあるいはそれ
以上ずれるように対応づけたトランスミッションスイッ
チと制御線Ｇｉｊ ’ ｋ設けておくと、Ｇｉ、とＧｉ
、Ｊ′のいずれか紮選択することにより、ビットシフト
が行なえる。
乗算器６の入出力線は第１図の実施例では独立に３本設
けられているが、乗規−器６の入出力にラッチを設けて
、入出力線全共用化してもよい。この場合、乗算器６に
結合されるＸ方向のパスラインは１本になるが、このパ
スライン上を、乗数。
けられているが、乗規−器６の入出力にラッチを設けて
、入出力線全共用化してもよい。この場合、乗算器６に
結合されるＸ方向のパスラインは１本になるが、このパ
スライン上を、乗数。
被乗数、積の３つのデータが時分割で伝送されることに
なる。
なる。
Ｘ方向およびＸ方向のパスラインのそれぞれのビット構
成は、それらの上を伝送されろデータの最大ビット幅に
合わせておけばよく、全体を統一する必要はない。
成は、それらの上を伝送されろデータの最大ビット幅に
合わせておけばよく、全体を統一する必要はない。
第３図は本発明の別の実施例である。第１図の実施例と
異なる点は、Ｘ方向のパスラインとしてｘ７ ＊ ｘ８
＋ ｘ９ ＋ ｘｌｏが設けられた点と、メモリ４が
全部ＲＡＭになっている点である。パスラインＸ７とｘ
８はＡＬＵ５．ＭＰ’Ｙ６（７）出力音、それらの入力
に印加するための径路である。パスラインＸ、は、プロ
グラムカウンタ１の内容を、演算器に加えて、プログラ
ムカウンタの内容ケ変化させるだめの径路である。パス
ラインＸ１ｏは、プログラムの格納されたＳＱＲＯＭ２
の一部から、演算用のデータを取り込むための径路であ
る。
異なる点は、Ｘ方向のパスラインとしてｘ７ ＊ ｘ８
＋ ｘ９ ＋ ｘｌｏが設けられた点と、メモリ４が
全部ＲＡＭになっている点である。パスラインＸ７とｘ
８はＡＬＵ５．ＭＰ’Ｙ６（７）出力音、それらの入力
に印加するための径路である。パスラインＸ、は、プロ
グラムカウンタ１の内容を、演算器に加えて、プログラ
ムカウンタの内容ケ変化させるだめの径路である。パス
ラインＸ１ｏは、プログラムの格納されたＳＱＲＯＭ２
の一部から、演算用のデータを取り込むための径路であ
る。
上記実施例では、１つのマトリックス構造としたが、２
つのマトリックスに分けたり、大マトリックスと小マト
リックスに分けてもよい。また、マトリックス以外の付
加的データ径路を設けても良い。
つのマトリックスに分けたり、大マトリックスと小マト
リックスに分けてもよい。また、マトリックス以外の付
加的データ径路を設けても良い。
発明の詳細
な説明したように本発明は、複数の演算器と、複数グル
ープのメモリと、複数のスイッチと、複数のパスライン
と、シーケンス制御器と全備え、上記各演算器の入出力
線全Ｘ方向のパスラインにそれぞれ接続し、上記メモリ
の各ダルーズの入出力線全Ｘ方向のパスラインに接続し
、Ｘ方向とＸ方向のパスラインの交叉点の所定位置に上
記スイッチを設け、上記シーケンス制御器により、上記
メモリのアドレスと上記スイッチの選択を順次行なうこ
とにより、上記メモリの内容を上記演算器に並列的に入
力して演算し、その演算結果を上記メモリに格納するよ
うにしたものであるので、演算器に殆ど絶え間なくデー
タ全供給することができ、しかも、演算式の形式に対す
る制限が殆どなくなる。したがって、種々の演算処理に
対応することが容易にてき、単位時間当りのデータ処理
量が大幅に向上する。また、Ｘ方向とＸ方向のパスライ
ンの本数全大略同じようにすれば、どのバスにも常にデ
ータが流れていることになり、バスの伝送効率も大きく
できる。また、マトリックススイッチは、繰り返し構成
であるから、集積回路化に適しており、設計も容易であ
る。
ープのメモリと、複数のスイッチと、複数のパスライン
と、シーケンス制御器と全備え、上記各演算器の入出力
線全Ｘ方向のパスラインにそれぞれ接続し、上記メモリ
の各ダルーズの入出力線全Ｘ方向のパスラインに接続し
、Ｘ方向とＸ方向のパスラインの交叉点の所定位置に上
記スイッチを設け、上記シーケンス制御器により、上記
メモリのアドレスと上記スイッチの選択を順次行なうこ
とにより、上記メモリの内容を上記演算器に並列的に入
力して演算し、その演算結果を上記メモリに格納するよ
うにしたものであるので、演算器に殆ど絶え間なくデー
タ全供給することができ、しかも、演算式の形式に対す
る制限が殆どなくなる。したがって、種々の演算処理に
対応することが容易にてき、単位時間当りのデータ処理
量が大幅に向上する。また、Ｘ方向とＸ方向のパスライ
ンの本数全大略同じようにすれば、どのバスにも常にデ
ータが流れていることになり、バスの伝送効率も大きく
できる。また、マトリックススイッチは、繰り返し構成
であるから、集積回路化に適しており、設計も容易であ
る。
第１図は本発明のディジタル信号処理装置の一実施ｔｌ
ＪのプＯ）り図、第２図はそのスイッチの一例を示す回
路図、８Ｉ！３図は本発明の他の実施１列のブロック図
である。 ４・・・・・・メモリ、６・・・・・・加？！１．算器
、６・・・・・・乗算器、Ｘｏ〜Ｘ６・・・・・・Ｘバ
ス、ｙｏ−ｙ６・・・・・・Ｘバス、Ｓ□コ・・・・・
・スイッチ。 代理人の氏名 弁理士 中 尾 散 男 はが１名第
１ 図 第２図 ′Ｉ； ｌｐｏ ｂｔ ｂ２ ｂ３
ＪのプＯ）り図、第２図はそのスイッチの一例を示す回
路図、８Ｉ！３図は本発明の他の実施１列のブロック図
である。 ４・・・・・・メモリ、６・・・・・・加？！１．算器
、６・・・・・・乗算器、Ｘｏ〜Ｘ６・・・・・・Ｘバ
ス、ｙｏ−ｙ６・・・・・・Ｘバス、Ｓ□コ・・・・・
・スイッチ。 代理人の氏名 弁理士 中 尾 散 男 はが１名第
１ 図 第２図 ′Ｉ； ｌｐｏ ｂｔ ｂ２ ｂ３
Claims (1)
- 複数の演算器と、複数グループのメモリと、複数のスイ
ッチと、複数のパスラインと、シーケンス制御器と全備
え、上記各演算器の入出力線ｒｙＸ方向パスラインにそ
れぞれ接続し、上記メモリの各グループの入出力線ｆｘ
Ｘ方向パスラインに接続し、Ｘ方向とＸ方向のパスライ
ンの交叉点の所定位置に上記スイッチを設け、上記シー
ケンス制御器により、上記メモリのアドレスと上記スイ
ッチの選択を順次行なうことにより、上記メモリの内容
を上記演算器に並列的に入力して演算し、その演算結果
を上記メモリに格納するようにしたことを特徴とするデ
ィジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133813A JPS6024634A (ja) | 1983-07-21 | 1983-07-21 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133813A JPS6024634A (ja) | 1983-07-21 | 1983-07-21 | デイジタル信号処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196623A Division JPH05189200A (ja) | 1992-07-23 | 1992-07-23 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024634A true JPS6024634A (ja) | 1985-02-07 |
Family
ID=15113638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133813A Pending JPS6024634A (ja) | 1983-07-21 | 1983-07-21 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024634A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311319A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | バス制御回路 |
| JPH0264299U (ja) * | 1988-11-02 | 1990-05-15 | ||
| JPH03157722A (ja) * | 1989-11-15 | 1991-07-05 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JP2004525439A (ja) * | 2000-12-19 | 2004-08-19 | ピコチップ デザインズ リミテッド | プロセッサアーキテクチャ |
| JP2007058571A (ja) * | 2005-08-24 | 2007-03-08 | Fujitsu Ltd | 回路および回路接続方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104540A (ja) * | 1974-01-18 | 1975-08-18 | ||
| JPS5175340A (ja) * | 1974-12-26 | 1976-06-29 | Fujitsu Ltd | |
| JPS5182530A (ja) * | 1974-12-27 | 1976-07-20 | Nippon Electric Co | |
| JPS53124943A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Composite information processor |
| JPS54140438A (en) * | 1978-04-24 | 1979-10-31 | Toshiba Corp | Information processor |
| JPS56140429A (en) * | 1980-04-03 | 1981-11-02 | Panafacom Ltd | Advanced processing system for power supply abnormality in multiprocessor processing system |
| JPS5894035A (ja) * | 1981-11-30 | 1983-06-04 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ処理システム |
-
1983
- 1983-07-21 JP JP58133813A patent/JPS6024634A/ja active Pending
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