JPH03157722A - 演算装置 - Google Patents
演算装置Info
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- JPH03157722A JPH03157722A JP1298458A JP29845889A JPH03157722A JP H03157722 A JPH03157722 A JP H03157722A JP 1298458 A JP1298458 A JP 1298458A JP 29845889 A JP29845889 A JP 29845889A JP H03157722 A JPH03157722 A JP H03157722A
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- 238000004364 calculation method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011410 subtraction method Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ処理装置に係わり、特に科学技術計
算を高速に実行するのに好適な浮動小数点演算装置に関
するものである。
算を高速に実行するのに好適な浮動小数点演算装置に関
するものである。
同時に２つの命令を実行するデータ処理装置の先行技術
の一例として特開昭６３−４９８４３号公報に開示され
たものがある。この先行技術における第１の実施例では
、全命令セットをｉつのサブセットに排他的に分割し、
２つの命令サブセットに対応した実行ユニットを設ける
ことによって、同時に２つの命令を実行する方式を採用
している。また、上記特開昭６３−４９８４３号公報の
第３の実施例では、演算器を二重にして任意の２命令を
同時に実行する方式を採用している。
の一例として特開昭６３−４９８４３号公報に開示され
たものがある。この先行技術における第１の実施例では
、全命令セットをｉつのサブセットに排他的に分割し、
２つの命令サブセットに対応した実行ユニットを設ける
ことによって、同時に２つの命令を実行する方式を採用
している。また、上記特開昭６３−４９８４３号公報の
第３の実施例では、演算器を二重にして任意の２命令を
同時に実行する方式を採用している。
浮動小数点命令セットとして、
加算
減算
比較
転送
格納
乗算
除算
がある場合、上記特開昭６３−４９８４３号公報の第１
の実施例のように命令セットを排他的に２分割して、上
から順に、加算、減算、比較、転送および格納を加減算
グループ、乗算および除算を乗除算グループとする。な
お、オペランドは、格納命令の格納先がメモリであるの
を除いて、すべてレジスタとする。また、メモリからレ
ジスタへのロードは加減算器、乗除算器を直接使用しな
いので別扱いとする。
の実施例のように命令セットを排他的に２分割して、上
から順に、加算、減算、比較、転送および格納を加減算
グループ、乗算および除算を乗除算グループとする。な
お、オペランドは、格納命令の格納先がメモリであるの
を除いて、すべてレジスタとする。また、メモリからレ
ジスタへのロードは加減算器、乗除算器を直接使用しな
いので別扱いとする。
上記のように命令上ノドを分割した場合には、例えば加
算と転送の２つの命令を同時に実行することはできない
。
算と転送の２つの命令を同時に実行することはできない
。
一方、特開昭６３−４９８４３号公報の第３の実施例の
ように、演算器を二重化すると節単に同時実行できる命
令の組み合わせを増やすことができるが、多量のハード
ウェアを追加しなければならず、コスト高になるという
問題がある。
ように、演算器を二重化すると節単に同時実行できる命
令の組み合わせを増やすことができるが、多量のハード
ウェアを追加しなければならず、コスト高になるという
問題がある。
したがって、この発明の目的は、演算器を完全に二重化
することなく少量のハードウェアの追加によって、低い
コストで同時実行できる命令の組み合わせを増やすこと
ができる浮動小数点演算装置を提供することである。
することなく少量のハードウェアの追加によって、低い
コストで同時実行できる命令の組み合わせを増やすこと
ができる浮動小数点演算装置を提供することである。
この発明の浮動小数点演算装置は、１つの浮動小数点命
令の実行および同時に行われる２つの浮動小数点命令の
実行を制御する制御手段と、複数の浮動小数点数データ
を保持する数データ保持手段と、 加減算手段と、 乗算手段と、 外部のメモリから前記数データ保持手段へデータを転送
する第１の転送手段と、 前記数データ保持手段と前記加減算手段との間で被演算
数、演算数および／ｉ２ｉ算結果全結果する第２の転送
手段と、 前記数データ保持手段と前記乗算手段との間で被演算数
、演算数および演算結果を転送する第３の転送手段と、 前記加減算手段および乗算手段にそれぞれ付設され、自
記数データ保持手段でのデータの転送を行うとともに前
記数データ保持手段から前記外部のメモリへデータを格
納する第１および第２の転送・格納手段を備えている。
令の実行および同時に行われる２つの浮動小数点命令の
実行を制御する制御手段と、複数の浮動小数点数データ
を保持する数データ保持手段と、 加減算手段と、 乗算手段と、 外部のメモリから前記数データ保持手段へデータを転送
する第１の転送手段と、 前記数データ保持手段と前記加減算手段との間で被演算
数、演算数および／ｉ２ｉ算結果全結果する第２の転送
手段と、 前記数データ保持手段と前記乗算手段との間で被演算数
、演算数および演算結果を転送する第３の転送手段と、 前記加減算手段および乗算手段にそれぞれ付設され、自
記数データ保持手段でのデータの転送を行うとともに前
記数データ保持手段から前記外部のメモリへデータを格
納する第１および第２の転送・格納手段を備えている。
この発明の構成によれば、加算と転送（または格納）と
を同時実行する場合には、加減算手段で加算を実行し、
乗算手段（請求項（２）では乗除算手段となる）で転送
（または格納）を実行する。また、乗算と転送（または
格納）とを同時実行する場合には、加減算手段で転送（
または格納）を実行し、乗除算手段で乗算を実行する。
を同時実行する場合には、加減算手段で加算を実行し、
乗算手段（請求項（２）では乗除算手段となる）で転送
（または格納）を実行する。また、乗算と転送（または
格納）とを同時実行する場合には、加減算手段で転送（
または格納）を実行し、乗除算手段で乗算を実行する。
以上のように、数データ保持手段でのデータの転送を行
うとともに数データ保持手段から外部のメモリへデータ
を格納する第１および第２の転送・格納手段を加減算手
段および乗算手段にそれぞれ付設するという少量のハー
ドウェアの追加のみにより低いコストで同時に実行でき
る命令の組み合わせを増やすことができる。
うとともに数データ保持手段から外部のメモリへデータ
を格納する第１および第２の転送・格納手段を加減算手
段および乗算手段にそれぞれ付設するという少量のハー
ドウェアの追加のみにより低いコストで同時に実行でき
る命令の組み合わせを増やすことができる。
以下、この発明の一実施例を図面を用いて説明する。
第１°図はこの発明の一実施例の浮動小数点演算装置の
ブロック図を示す。第１図において、１は制御ユニット
であり、浮動小数点演算装置の全体の制御を司る（１つ
の浮動小数点命令の実行および同時に行われる２つの浮
動小数点命令の実行を制御する制御手段に対応する）。
ブロック図を示す。第１図において、１は制御ユニット
であり、浮動小数点演算装置の全体の制御を司る（１つ
の浮動小数点命令の実行および同時に行われる２つの浮
動小数点命令の実行を制御する制御手段に対応する）。
２は浮動小数点レジスタ（複数の浮動小数点数データを
保持する数データ保持手段に対応する）であり、この実
施例では３２個のレジスタから構成されているとする。
保持する数データ保持手段に対応する）であり、この実
施例では３２個のレジスタから構成されているとする。
３は外部のメモリ （図示せず）から浮動小数点レジス
タ２への人力ボート、４は第１実行ユニットＡから浮動
小数点レジスタ２への人力ボート、５は第２実行ユニッ
トＢから浮動小数点レジスタ２への人力ボート、６およ
び７は浮動小数点レジスタ２から第１実行ユニット八へ
の出力ポート、８および９は浮動小数点レジスタ２から
第２実行ユニットＢへの出力ポートである。
タ２への人力ボート、４は第１実行ユニットＡから浮動
小数点レジスタ２への人力ボート、５は第２実行ユニッ
トＢから浮動小数点レジスタ２への人力ボート、６およ
び７は浮動小数点レジスタ２から第１実行ユニット八へ
の出力ポート、８および９は浮動小数点レジスタ２から
第２実行ユニットＢへの出力ポートである。
１０は第１実行ユニットＡ用の被演算数レジスタ、１）
は第１実行ユニットＡ用の演算数レジスタ、１２は第２
実行ユニソ）Ｂ用の被演算数レジスタ、１３は第２実行
ユニットＢ用の演算数レジスタであ１゜ １４は加減算器（加減算手段に対応する）であり、加算
、′＄ｉ算、比較の各命令を実行する。１５は転送およ
び格納のための経路である。１６は加減算器１４の演算
結果と経路１５上の転送または格納データを選択するマ
ルチプレクサであり、選択結果は第１実行ユニットＡ用
の結果レジスタ１７にラッチされる。１８は乗除算器（
乗除算手段に対応する）であり、乗算および除算の各命
令を実行する。１９は転送および格納のための経路であ
り、２０は乗除算器１８の演算結果と経路１９上の転送
または格納データを選択するマルチプレクサであり、選
択結果は第２実行ユニットＢ用の結果レジスタ２１にラ
ッチされる。
は第１実行ユニットＡ用の演算数レジスタ、１２は第２
実行ユニソ）Ｂ用の被演算数レジスタ、１３は第２実行
ユニットＢ用の演算数レジスタであ１゜ １４は加減算器（加減算手段に対応する）であり、加算
、′＄ｉ算、比較の各命令を実行する。１５は転送およ
び格納のための経路である。１６は加減算器１４の演算
結果と経路１５上の転送または格納データを選択するマ
ルチプレクサであり、選択結果は第１実行ユニットＡ用
の結果レジスタ１７にラッチされる。１８は乗除算器（
乗除算手段に対応する）であり、乗算および除算の各命
令を実行する。１９は転送および格納のための経路であ
り、２０は乗除算器１８の演算結果と経路１９上の転送
または格納データを選択するマルチプレクサであり、選
択結果は第２実行ユニットＢ用の結果レジスタ２１にラ
ッチされる。
２２は第１実行ユニソ）Ａまたは第２実行ユニッ）Ｂが
格納命令を実行する場合に外部のメモリへの格納データ
を選択するマルチプレクサである。
格納命令を実行する場合に外部のメモリへの格納データ
を選択するマルチプレクサである。
２３は外部のメモリへのデータ出力線である。
上記において、・入力ボート３およびこの入力ボート３
へのデータの入力を制御する制御ユニットｌが外部のメ
モリから数データ保持手段である浮動小数点レジスタ２
ヘデータを転送する第１の転送手段を構成する。
へのデータの入力を制御する制御ユニットｌが外部のメ
モリから数データ保持手段である浮動小数点レジスタ２
ヘデータを転送する第１の転送手段を構成する。
また、出力ポートロ、７．被演算数レジスタ１０演算数
レジスタ１）および結果レジスタ１７ならびに出力ポー
トロ、７からのデータの出力と被演算数レジスタｌＯ１
演算数レジスタ１）および結果レジスタ１７とを制でｎ
する制御ユニット１が数データ保持手段である浮動小数
点レジスタ２と加減算手段である加減算器１４との間で
被演算数。
レジスタ１）および結果レジスタ１７ならびに出力ポー
トロ、７からのデータの出力と被演算数レジスタｌＯ１
演算数レジスタ１）および結果レジスタ１７とを制でｎ
する制御ユニット１が数データ保持手段である浮動小数
点レジスタ２と加減算手段である加減算器１４との間で
被演算数。
演算数および演算結果を転送する第２の転送手段を構成
する。
する。
さらに、出力ポート８．９．被演算数レジスタ１２、演
算数レジスタ１３および結果レジスタ２１ならびに出力
ボート８，９からのデータの出力と被演算数レジスタ１
２．演算数レジスタ１３および結果レジスタ２１とを制
？１）１する制御ユニットｌが数データ保持手段である
浮動小数点レジスタ２と乗除算手段である乗除算器１８
との間で被演算数、演算数および演算結果を転送する第
３の転送手段を構成する。
算数レジスタ１３および結果レジスタ２１ならびに出力
ボート８，９からのデータの出力と被演算数レジスタ１
２．演算数レジスタ１３および結果レジスタ２１とを制
？１）１する制御ユニットｌが数データ保持手段である
浮動小数点レジスタ２と乗除算手段である乗除算器１８
との間で被演算数、演算数および演算結果を転送する第
３の転送手段を構成する。
また、転送および格納のための経路１５および出力ポー
ドア、演算数レジスタ１）．マルチプレクサ１６．結果
レジスタ１７およびマルチプレクサ２２ならびにこれら
を制御ルする制御ユニット１が第１の転送・格納手段を
構成する。
ドア、演算数レジスタ１）．マルチプレクサ１６．結果
レジスタ１７およびマルチプレクサ２２ならびにこれら
を制御ルする制御ユニット１が第１の転送・格納手段を
構成する。
また、転送および格納のための経路１９および出力ポー
ト９．演算数レジスタ１３．マルチプレクサ２０．結果
レジスタ２１およびマルチプレクサ２２ならびにこれら
を制御する制御ユニソ）１が第２の転送・格納手段を構
成する。
ト９．演算数レジスタ１３．マルチプレクサ２０．結果
レジスタ２１およびマルチプレクサ２２ならびにこれら
を制御する制御ユニソ）１が第２の転送・格納手段を構
成する。
以上のように浮動小数点演算装置を構成することにより
、浮動小数点レジスタ２のコンクリフトがない場合、連
続する２命令に対して、例えば、加算、減算、比較のう
らどれか１つを第１実行ユニットＡで実行すると同時に
、転送、格納のうちどれか１つを第２実行ユニッ）Ｂで
実行できる。
、浮動小数点レジスタ２のコンクリフトがない場合、連
続する２命令に対して、例えば、加算、減算、比較のう
らどれか１つを第１実行ユニットＡで実行すると同時に
、転送、格納のうちどれか１つを第２実行ユニッ）Ｂで
実行できる。
また逆に、乗算、除算のうちどれか１つを第２実行ユニ
ン）Ｂで実行すると同時に、転送、格納のうちのどれか
１つを第１実行ユニット八で実行できる。
ン）Ｂで実行すると同時に、転送、格納のうちのどれか
１つを第１実行ユニット八で実行できる。
さらに、転送、格納のうちのどれか一つを第１実行ユニ
ットＡで実行すると同時に、転送を第２実行ユニットＢ
で実行できる 以上のように、この実施例は、浮動小数点レジスタ２の
レジスタ間でデータの転送を行うとと！・に浮動小数点
レジスタ２から外部のメモリへデータを格納する第１お
よび第２の転送・格納手段を加減算器１４および乗除算
器１８にそれぞれ付設したので、使用頻度の高い転送命
令および格納命令を加減算、比較を行う第１実行ユニン
）Ａおよび乗除算を行う第２実行ユニットＢのいずれで
も実行することができ、同時に実行できる命令の組み合
わせを増加させることができる。また、第１および第２
の転送・格納手段を加減算器１４および乗除算器１日に
それぞれ付設するという少量のハードウェアの追加のみ
により同時に実行できる命令の組み合わせを増やすこと
ができ、低コスト化を達成することができる。
ットＡで実行すると同時に、転送を第２実行ユニットＢ
で実行できる 以上のように、この実施例は、浮動小数点レジスタ２の
レジスタ間でデータの転送を行うとと！・に浮動小数点
レジスタ２から外部のメモリへデータを格納する第１お
よび第２の転送・格納手段を加減算器１４および乗除算
器１８にそれぞれ付設したので、使用頻度の高い転送命
令および格納命令を加減算、比較を行う第１実行ユニン
）Ａおよび乗除算を行う第２実行ユニットＢのいずれで
も実行することができ、同時に実行できる命令の組み合
わせを増加させることができる。また、第１および第２
の転送・格納手段を加減算器１４および乗除算器１日に
それぞれ付設するという少量のハードウェアの追加のみ
により同時に実行できる命令の組み合わせを増やすこと
ができ、低コスト化を達成することができる。
この発明の浮動小数点演算装置によれば、数データ保持
手段でのデータの転送を行うとともに数データ保持手段
から外部のメモリへデータを格納する第１および第２の
転送・格納手段を加減算手段および乗算手段（請求項（
２）では乗除算手段となる）にそれぞれ付設したので、
使用頻度の高い転送命令および格納命令を加減算手段お
よび乗除算手段のいずれでも実行することができ、同時
に実行できる命令の組み合わせを増加させることができ
る。また、第１および第２の転送・格納手段を加減算手
段および乗算手段にそれぞれ付設するという少量のハー
ドウェアの追加のみにより同時に実行できる命令の組み
合わせを増やすことができ、低コスト化を達成すること
ができる。
手段でのデータの転送を行うとともに数データ保持手段
から外部のメモリへデータを格納する第１および第２の
転送・格納手段を加減算手段および乗算手段（請求項（
２）では乗除算手段となる）にそれぞれ付設したので、
使用頻度の高い転送命令および格納命令を加減算手段お
よび乗除算手段のいずれでも実行することができ、同時
に実行できる命令の組み合わせを増加させることができ
る。また、第１および第２の転送・格納手段を加減算手
段および乗算手段にそれぞれ付設するという少量のハー
ドウェアの追加のみにより同時に実行できる命令の組み
合わせを増やすことができ、低コスト化を達成すること
ができる。
第１図はこの発明の一実施例の浮動小数点演算装置の構
成を示すブロック図である。 １４・・・加減算器（加減算手段）、１５・・・転送格
納のための経路、１６・・・マルチプレクサ、１７・・
・結果レジスタ、１８・・・乗除算器（乗算手段、乗除
算手段）、１９・・・転送、格納のための経路、２゜・
・・マルチプレクサ、２１・・・結果レジスタ＠１図 Ａ−−゛
成を示すブロック図である。 １４・・・加減算器（加減算手段）、１５・・・転送格
納のための経路、１６・・・マルチプレクサ、１７・・
・結果レジスタ、１８・・・乗除算器（乗算手段、乗除
算手段）、１９・・・転送、格納のための経路、２゜・
・・マルチプレクサ、２１・・・結果レジスタ＠１図 Ａ−−゛
Claims (2)
- （１）１つの浮動小数点命令の実行および同時に行われ
る２つの浮動小数点命令の実行を制御する制御手段と、 複数の浮動小数点数データを保持する数データ保持手段
と、 加減算手段と、 乗算手段と、 外部のメモリから前記数データ保持手段へデータを転送
する第１の転送手段と、 前記数データ保持手段と前記加減算手段との間で被演算
数、演算数および演算結果を転送する第２の転送手段と
、 前記数データ保持手段と前記乗算手段との間で被演算数
、演算数および演算結果を転送する第３の転送手段と、 前記加減算手段および乗算手段にそれぞれ付設され、前
記数データ保持手段でのデータの転送を行うとともに前
記数データ保持手段から前記外部のメモリへデータを格
納する第１および第２の転送・格納手段を備えた浮動小
数点演算装置。 - （２）前記乗算手段に除算手段を付加した請求項（１）
記載の浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298458A JP2560120B2 (ja) | 1989-11-15 | 1989-11-15 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298458A JP2560120B2 (ja) | 1989-11-15 | 1989-11-15 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157722A true JPH03157722A (ja) | 1991-07-05 |
| JP2560120B2 JP2560120B2 (ja) | 1996-12-04 |
Family
ID=17859967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298458A Expired - Lifetime JP2560120B2 (ja) | 1989-11-15 | 1989-11-15 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560120B2 (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119741A (en) * | 1979-03-08 | 1980-09-13 | Toshiba Corp | Operation circuit |
| JPS55124844A (en) * | 1979-03-22 | 1980-09-26 | Toshiba Corp | Operation control system |
| JPS6024634A (ja) * | 1983-07-21 | 1985-02-07 | Matsushita Electric Ind Co Ltd | デイジタル信号処理装置 |
| JPS6097433A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | 演算装置 |
| JPS62119630A (ja) * | 1985-11-20 | 1987-05-30 | Mitsubishi Electric Corp | 演算処理装置 |
| JPS6349843A (ja) * | 1986-08-18 | 1988-03-02 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 縮小命令セット・コンピュ−タ |
| JPS6349832A (ja) * | 1986-08-19 | 1988-03-02 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
| JPS63255733A (ja) * | 1987-04-13 | 1988-10-24 | Nec Corp | 演算器 |
-
1989
- 1989-11-15 JP JP1298458A patent/JP2560120B2/ja not_active Expired - Lifetime
Patent Citations (8)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2560120B2 (ja) | 1996-12-04 |
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