JPS62119630A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS62119630A JPS62119630A JP25857485A JP25857485A JPS62119630A JP S62119630 A JPS62119630 A JP S62119630A JP 25857485 A JP25857485 A JP 25857485A JP 25857485 A JP25857485 A JP 25857485A JP S62119630 A JPS62119630 A JP S62119630A
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- JP
- Japan
- Prior art keywords
- bit
- source data
- circuit
- output
- input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプログラム制御方式を用いたマイ
クロプロセッサのビット処理動作全最小ステップ数で行
なう演算処理装置に関するものである。
クロプロセッサのビット処理動作全最小ステップ数で行
なう演算処理装置に関するものである。
第２図は例えば、［ビボラー マイクロプロセッサロジ
ック アンドインターフェース（ＢｉｐｏｌａｒＭｉａ
ｒｏｐｒｏｏａｓｓｏｒ Ｌｏｇｉｏ Ａｎｄ Ｉｎｔ
ｅｒｆａｏｅ ） ニーｘＡ２９００ ファミリー
データブック（Ａｍ２９００Ｆａｍｉｌｙ Ｄａｔａ
Ｂｏｏｋ ）、ニーエムデー社（ＡＭＤ社）１９８４Ｊ
（Ｐ５−１〜５−１８）に示されたビットスライス形
マイクロプロセッサのブロック図である。図は４ビット
データの場合を示している。図において、１はソースデ
ータ入力（ピン）。
ック アンドインターフェース（ＢｉｐｏｌａｒＭｉａ
ｒｏｐｒｏｏａｓｓｏｒ Ｌｏｇｉｏ Ａｎｄ Ｉｎｔ
ｅｒｆａｏｅ ） ニーｘＡ２９００ ファミリー
データブック（Ａｍ２９００Ｆａｍｉｌｙ Ｄａｔａ
Ｂｏｏｋ ）、ニーエムデー社（ＡＭＤ社）１９８４Ｊ
（Ｐ５−１〜５−１８）に示されたビットスライス形
マイクロプロセッサのブロック図である。図は４ビット
データの場合を示している。図において、１はソースデ
ータ入力（ピン）。
２はソースデータ出力（ピン）、３は内部レジオタ、４
は演算データセレクタ、５は演算ロジック、６は出力デ
ータセレクタである。
は演算データセレクタ、５は演算ロジック、６は出力デ
ータセレクタである。
また、第３図は第２図のマイクロプロセッサを用いてビ
ット演算及び１ビット書換え動作を行う場合のフローチ
ャートである。
ット演算及び１ビット書換え動作を行う場合のフローチ
ャートである。
次に、ビット演Ｘを行う場合の一方法としての動作につ
いて説明する。まず、第１のステップでソースデータ人
力１より誓き換えられるデータ（４ビット）を入力し演
算データセレクタ４．演舞ロジック６を通過して内部レ
ジスタ３のＲＩＩＣ格納する。第２のステップでは演算
あるいは外部からのソースデータ入力によって、ＩＩ＠
換えるビットデータ以外のビットを１０″とした４ビッ
トデータを内部レジスタ３のＲ２にセットする。第３の
ステップでは、Ｒ１に格納したソースデータの誉睡換え
られるビットのみを１０″としたデータを内部レジスタ
３のＲ３にセットする。第４のステップでは、内部レジ
スタＲ２，Ｒ３のデータのＯＲ演算を行ない、出力デー
タセレクタ６を通して１ビット書き換えられたデータを
ソースデータ出力２に出力する。
いて説明する。まず、第１のステップでソースデータ人
力１より誓き換えられるデータ（４ビット）を入力し演
算データセレクタ４．演舞ロジック６を通過して内部レ
ジスタ３のＲＩＩＣ格納する。第２のステップでは演算
あるいは外部からのソースデータ入力によって、ＩＩ＠
換えるビットデータ以外のビットを１０″とした４ビッ
トデータを内部レジスタ３のＲ２にセットする。第３の
ステップでは、Ｒ１に格納したソースデータの誉睡換え
られるビットのみを１０″としたデータを内部レジスタ
３のＲ３にセットする。第４のステップでは、内部レジ
スタＲ２，Ｒ３のデータのＯＲ演算を行ない、出力デー
タセレクタ６を通して１ビット書き換えられたデータを
ソースデータ出力２に出力する。
従来のビットスライス形の演算処理装ｆＩｔは以上のよ
うに構成されているので、ソースデータ入力。
うに構成されているので、ソースデータ入力。
ビット書換え、、ソースデータ出力のビット処理動作を
行うのに数ステップのマイクロプログラムを実行する必
要があり、ビット処理の処理スピードが遅くなる等の問
題点がめった。
行うのに数ステップのマイクロプログラムを実行する必
要があり、ビット処理の処理スピードが遅くなる等の問
題点がめった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット処理動作を少ないステップ数で実行し
、かつビット処理スピードを高速にすることができる演
算処理装置ｆを得ることを目的とする。
たもので、ビット処理動作を少ないステップ数で実行し
、かつビット処理スピードを高速にすることができる演
算処理装置ｆを得ることを目的とする。
この発明に係る演算処理装置ｆｌｉｔは、ピント抽出回
路、ビット演算ロジック及びビット書き換え回路とを有
し、１ステップのマイクロプログラムでビット演算処理
を行うように回路構成したものである。
路、ビット演算ロジック及びビット書き換え回路とを有
し、１ステップのマイクロプログラムでビット演算処理
を行うように回路構成したものである。
この発明における演算処理装置はビット抽出。
ビット演算、ビット書き換えの動作を同時に実行するこ
とによりソースデータ入力からビット書換え、ソースデ
ータ出力までを１ステップのマイクロプログラムによっ
て終了する。
とによりソースデータ入力からビット書換え、ソースデ
ータ出力までを１ステップのマイクロプログラムによっ
て終了する。
以下、この発明の一実施例を図において説明する。図中
、第２図と同一の部分は同一の符号をもって図示した第
１図において、７は書き換えを行うビットの位＊’ｉ示
すビットアドレス入力（ピン）、８は入力されたソース
データ人力１のテンポラリレジスタ、９はビットアドレ
ス人カフに従って入力されたソースデータの１ビットを
抽出するビット抽出回路、１０は抽出されたビットとビ
ットアキュームレータ１１のビットデータとの演算を行
なうビット演算ロジック％ １２は演算結果を、入力さ
れたソースデータの１ビットに書換え動作を行なうビッ
ト書き換え回路である。
、第２図と同一の部分は同一の符号をもって図示した第
１図において、７は書き換えを行うビットの位＊’ｉ示
すビットアドレス入力（ピン）、８は入力されたソース
データ人力１のテンポラリレジスタ、９はビットアドレ
ス人カフに従って入力されたソースデータの１ビットを
抽出するビット抽出回路、１０は抽出されたビットとビ
ットアキュームレータ１１のビットデータとの演算を行
なうビット演算ロジック％ １２は演算結果を、入力さ
れたソースデータの１ビットに書換え動作を行なうビッ
ト書き換え回路である。
次に動作について説明する。まず、ビット処理装置でＦ
ｉ、 ソースデータ人力１よす入力されたソースデータ
に対して、ビットアドレス人カフのデータをテコードす
ることによりビット抽出回路９で演算を行なうビットを
抽出する。この抽出されたビットと、ピットアキューム
レータ１１の出力データとでビット演）１を行なう。次
に、この演算結果をビット１１１Ｆ＠換え回ｗ１１２に
転送し、ビットアドレス人カフに従う元のソースデータ
人力１の１ビットを書き換えて出力する。これらの動作
を同時に行なうため、ソースデータ人力１から１ビット
書き換えたソースデータの出力２まで金１ステップで実
行することができる。ピットアキュームレータ１１にデ
ータをセットするステップを考、ｔｌｔｆ、２ステップ
の動作となるが、先に実行したビット演算の結果を把握
し、ピットアキュームレータ１１に格納しているデータ
を利用すれば。
ｉ、 ソースデータ人力１よす入力されたソースデータ
に対して、ビットアドレス人カフのデータをテコードす
ることによりビット抽出回路９で演算を行なうビットを
抽出する。この抽出されたビットと、ピットアキューム
レータ１１の出力データとでビット演）１を行なう。次
に、この演算結果をビット１１１Ｆ＠換え回ｗ１１２に
転送し、ビットアドレス人カフに従う元のソースデータ
人力１の１ビットを書き換えて出力する。これらの動作
を同時に行なうため、ソースデータ人力１から１ビット
書き換えたソースデータの出力２まで金１ステップで実
行することができる。ピットアキュームレータ１１にデ
ータをセットするステップを考、ｔｌｔｆ、２ステップ
の動作となるが、先に実行したビット演算の結果を把握
し、ピットアキュームレータ１１に格納しているデータ
を利用すれば。
１ステップで実行できることになる。
以上のようにこの発明によれば、ビット抽出回路、ビッ
ト演算ロジック、ピットアキュームレータ、ビット書き
換え回路とを設け、ビットアドレス入力データを与える
ことによりマイクロプログラムの１ステップでビット処
理（演Ｘ、誓換え）を行なうようにしたので、ビット処
理に要する時間が短縮でき高速演算処理を行うことがで
きる効果が侍られる。
ト演算ロジック、ピットアキュームレータ、ビット書き
換え回路とを設け、ビットアドレス入力データを与える
ことによりマイクロプログラムの１ステップでビット処
理（演Ｘ、誓換え）を行なうようにしたので、ビット処
理に要する時間が短縮でき高速演算処理を行うことがで
きる効果が侍られる。
第１図はこの発明の一実施例による演算処理装置ノフロ
ック図、第２図は従来のビットスライス形マイクロプロ
セッサのブロック図、第３図は第２図のビット処理を行
なう場合のマイクロステップのフローチャートである。 図において、１はソースデータ入力（ピン）、２はソー
スデータ出力（ピン）、３は内部レジスタ、７はビット
アドレス入力（ピン）、８はテンポラリレジスタ、９は
ビット抽出回路、１０はビット演算ロジック、１１はビ
ットアキュームレータ、１２ｉｊビット齋換え回路であ
る。 特許出願人 三菱電機株式会社 （外２名） １：ｙ−ステータ入力 ２： 〜ノースす−フ−ｈ′ｈ ７、ビｌトフＶし人凡カ ッ−ステー７社カ 手続補正書（自発） １□□。６キ７・も１Ｂ 特許庁長官殿 ９へ１、事
件の表示 特願昭６０−２５８５７４号２、発明の
名称 演算処理装置 ３、補正をする者 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （！）明細書をつぎのとおり訂正する。 （ｔ） （２）別紙の通り第２図を補正する。 （３）別紙の通シ第３図を補正する。 ７、添付書類の０鍮 （１）補正後の第２図を１載した書面 １通（２）
補正後の第３図を記載した書面 １通以上 ソー′２〒−７七、カ
ック図、第２図は従来のビットスライス形マイクロプロ
セッサのブロック図、第３図は第２図のビット処理を行
なう場合のマイクロステップのフローチャートである。 図において、１はソースデータ入力（ピン）、２はソー
スデータ出力（ピン）、３は内部レジスタ、７はビット
アドレス入力（ピン）、８はテンポラリレジスタ、９は
ビット抽出回路、１０はビット演算ロジック、１１はビ
ットアキュームレータ、１２ｉｊビット齋換え回路であ
る。 特許出願人 三菱電機株式会社 （外２名） １：ｙ−ステータ入力 ２： 〜ノースす−フ−ｈ′ｈ ７、ビｌトフＶし人凡カ ッ−ステー７社カ 手続補正書（自発） １□□。６キ７・も１Ｂ 特許庁長官殿 ９へ１、事
件の表示 特願昭６０−２５８５７４号２、発明の
名称 演算処理装置 ３、補正をする者 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （！）明細書をつぎのとおり訂正する。 （ｔ） （２）別紙の通り第２図を補正する。 （３）別紙の通シ第３図を補正する。 ７、添付書類の０鍮 （１）補正後の第２図を１載した書面 １通（２）
補正後の第３図を記載した書面 １通以上 ソー′２〒−７七、カ
Claims (2)
- （１）ソースデータ入力を取込むテンポラリレジスタと
、前記テンポラリレジスタの出力信号及び書換えを行う
ビットの位置を示すビットアドレス入力とを取込むビッ
ト抽出回路及びビット書換え回路と、前記ビット抽出回
路で抽出したビット及びビットアキュムレータの出力と
を演算するビット演算ロジックと、前記ビット演算ロジ
ックの出力及びテンポラリデータの出力、更に前記ビッ
トアドレスの入力とを取込み該テンポラリレジスタに入
力されたソースデータの１ビットに書換え動作を行うビ
ット書き換え回路とを備えた演算処理装置。 - （２）前記テンポラリレジスタへのソースデータ入力か
ら１ビット書換えたビット書換え回路のソースデータ出
力までを１ステップで実行するように回路を構成したこ
とを特徴とする特許請求の範囲第１項記載の演算処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857485A JPS62119630A (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857485A JPS62119630A (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119630A true JPS62119630A (ja) | 1987-05-30 |
Family
ID=17322136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25857485A Pending JPS62119630A (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119630A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157722A (ja) * | 1989-11-15 | 1991-07-05 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH04103470U (ja) * | 1991-02-15 | 1992-09-07 | ダイワ精工株式会社 | 魚釣用リ−ルのクラツチ装置 |
-
1985
- 1985-11-20 JP JP25857485A patent/JPS62119630A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157722A (ja) * | 1989-11-15 | 1991-07-05 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH04103470U (ja) * | 1991-02-15 | 1992-09-07 | ダイワ精工株式会社 | 魚釣用リ−ルのクラツチ装置 |
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