JPS59178869A - 中速フアクシミリ装置用手順中断信号検出装置 - Google Patents

中速フアクシミリ装置用手順中断信号検出装置

Info

Publication number
JPS59178869A
JPS59178869A JP58053376A JP5337683A JPS59178869A JP S59178869 A JPS59178869 A JP S59178869A JP 58053376 A JP58053376 A JP 58053376A JP 5337683 A JP5337683 A JP 5337683A JP S59178869 A JPS59178869 A JP S59178869A
Authority
JP
Japan
Prior art keywords
signal
edge
procedure
detection
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58053376A
Other languages
English (en)
Other versions
JPH0244181B2 (ja
Inventor
Tomoyuki Shimada
島田 知行
Yoshiaki Wakamori
若森 善昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58053376A priority Critical patent/JPS59178869A/ja
Publication of JPS59178869A publication Critical patent/JPS59178869A/ja
Publication of JPH0244181B2 publication Critical patent/JPH0244181B2/ja
Granted legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は中速ファクシミリ装置において使用される手順
中断信号の検出に関する。
従来から一般に中速ファクシミリ装置においては、回線
からの入力信号をハイブリッド形変成器を介して帯域通
過フィルタに加え、さらにキャリア抑圧フィルタと、リ
ミッタ増幅回路とを介して2値化回路に加えて被検出信
号を求め、この衿検出信号を1筒期にわたってチェック
することにより、手順中断信号であるか否かを判定して
いる。
第1図は従来技術による中速ファクシミIJ装置の手順
中断信号検出装置のブロック構成を示す図である。第1
図において、1はハイブリッド形変成器、2け帯域通過
フィルタ、3はキャリア抑圧フィルタs  4 ’t’
lb ’) ミッタ増幅回路、5は2値化回路、6は手
順中断信号の入力信号線、Tは検出信号の出力信号線で
ある。第1図に示す手順中断信号検出装置において得ら
れた手順中断信号の位相区間関係を第2図(a)に示し
、第1図のキャリア抑圧フィルタ3から得られた出力波
形を第2図(b)に示す。第2図(a)において、61
け画像信号を示し、62は手11@中断信号を示す。ま
た、Th、は手順中断信号の含まれている位相区間であ
る。一方、第2図(b)においてThziltキャリア
抑圧フィルタ3における応答時間の遅れ、T h3は手
順中断信号が検出可能な位相区間である。
第2図(a)において、手順中断信号の含まれている位
相区間’l’h、ixライン期間167m5の4〜6%
に相当し、4%の場合には約6.7msである。第2図
(b)においてキャリア抑圧フィルタ3から得られた出
力波形ではキャリア抑圧フィルタ3の応答時間の遅れT
h2 が約3msである。
このため、第2図における位相関係を有する手順中断信
号検出装置では実際に手順中断信号を検出することがで
きる位相区間Th3 i両者の差、すなわち、ThI 
Thz中6.7−3.0 ” 3.7 (rn s )
となり、約3.7msとなる。一方、手順中断信号の信
号周期は2.0msであるため、この値は信号周期の約
1.8倍に相当する。
第3図は従来の手順中断信号検出装置の回路構成図であ
シ、第4図は第3図に示した回路の動作を示すタイミン
グチャートである。第3図において 14は第1のD形
フリップフロップ、15は第2のD形フリップフロップ
、11tANDゲートである。第4図において、91は
成形再生された手順中断信号、10 N−を手順中断信
号の検出開始タイミングを示すPISEN信号、111
は第1のD形フリップ20ツブ14のQ出力、121け
第2のD形フリップフロップ15の蚕出カ、131はA
NDゲート16の出力を示す。成形再生された手順中断
信号はjr +j21t31j4 ・・・・・のタイミ
ングで立上り、それぞれ等しい周期Tl lT21T3
 ・・・を有している。P工sEN信号が高レベルに保
たれている期間には検出装置がイネーブルされている。
第4図においては、(tl+τ1)のタイミングでPI
SEN信号が低レベルから高レベルに遷移している。第
1のD形フリップフロップ14のQ出・力[PISEN
信号が高レベルになった後で第1回目の立上りエツジt
2  に同期して低レベルから高レベルに遷移する。。
第2のD形フリップフロップ15のQ出力けPISEN
信号が高レベルになった後で第2回目の立上シエッジt
3に同期して高レベルから低レベルに遷移する。第1お
よび第2のD形フリップフロップ14.15の上記出力
111,121はANDゲート16に加えられ、AND
ゲート16の出力131け手順中断信号が一周期にわた
り検出されたことを示すものである。すなわち、AND
ゲート16の出力131が高レベルに保たれている区間
が手順中断信号の一周期に相当する。なお、出力131
が低レベルになった後にPISEN信号が高レベルから
低レベルに遷移する。このように、従来の検出装置では
手順中断信号の一つの立上クエツジから次の立上シエッ
ジまでを検出することによって、手順中断信号の判定が
行われている。
このため、第4図に示すように時刻t1 よりτlだけ
遅れた位相で検出が開始され、P I S EN@号が
低レベルから高レベルに遷移する。この場合にτ1”−
0であれば、手順中断信号を一周期にわたり検出するた
めに要する時間はほぼ(TI+T2)であり、手順中断
信号の2周期分に相当する。ところが、手順中断信号を
安定に検出できる期間はほぼ1.8周期であるため、従
来方式ではファクシミリで手順中断信号を検出できない
場合が生ずるという欠点を有していた。
本発明の目的は、手順中断信号の一つの立上クエッジか
ら次の立上りエツジまでの一周期の検出のほかに、該肖
する立下クエッジから次の立下クエツシまでの一周期の
検出も同時忙行うことにより従来方式の欠点を除去し、
最長の手順中断信号検出所要時間を手順中断信号の約3
/2周期に短縮して手順中断信号の検出が可能な位相区
間内に実際の検出時間を入れるように構成した中速ファ
クシミリ装置用手順中断信号検出装置を提供することに
ある。
本発明による中速ファクシミリ装置用手順中断り号検出
装置は、手順中断信号を含む入力信号を順次、帯域通過
フィルタと、キャリア抑圧フィルタと、リミッタ増幅回
路と、2値化回路とを通して被検出信号を再形成し、さ
らに検出開始タイミングを設けて検出開始タイミング以
後の最初に発生する被検出信号の一周期の時間を測定す
ることにより手順中断信号の到来か否かを判定するもの
である。
本発明による中速ファクンミIJ装置用手順中断信号検
出装置はっぎの2つの手段を具備したものである。第1
の手段は、検出開始タイミング以後の被検出信号の最初
のエツジが立上9エツジの場合に最初の立上りエツジか
ら次の立上りエツジまでの時間を一周期として検出する
ためのもので、第1および第2のD形フリップフロップ
とゲートから成立つものである。第2の手段は、最初の
エツジが立下りエツジの場合に、最初の立下りエツジか
ら次の立下りエツジまでの時間を一周期として検出する
ためのもので、第3拒よび第4のD形フリップフロップ
とゲートとから成立つものである。本発明によれば、上
記検出装置は上記検出開始タイミング以後に立上りエツ
ジか、あるいは立下りエツジかのいずれか早く発生した
方のエツジを起点として一周期を検出するように構成し
たものである。
次に、図面を参照して本発明の詳細な説明する。
第5図は、本発明による中速ファクシミリ装置用手順中
断信号検出装置の一実施例を示す回路図である。第5図
において、中速ファクシミリ装置用手順中断信号検出装
置は第1〜第4のD形フリップフロップ31〜34と、
第1および第2のNANDゲート35.36と、第1お
よび第2のORゲー)29.30と、NORゲート37
とから成立つ。第5図における第1および第2のD形フ
リップフロップ31.32と、第1のNANDゲート3
5と、第1のORゲート29とは手順中断信号の一つの
立上シエッジから次の立上ジェッタまでの一周期を検出
するための回路である。一方、第3および第4のD形フ
リップフロップ33゜34と、第2のNANDゲート3
6と、第2のORゲート30とは、上記手順中断信号の
該当する立下りエツジから次の立下りエツジまでの一周
期を検出するだめの回路である。、N ORゲート37
は第1および第2のNANDゲー)35.36の出力を
合成するためのゲートであり、両者のゲート作用により
最長の手順中断信号検出所要時間を短縮させることがで
きる。一つの立下りエツジから次の立下りエツジまでの
一周期を検出するだめの回路では、手順中断信号をイン
バータ28により反転してから第3および第4のD形フ
リップフロップ33.34のCP端子に入力している。
第1および第3のD形フリップフロップ31゜33のd
出力をそれぞれ第1および第2のORゲート29.30
を介して相互に相手の系統のCL端子に入力している。
このため、一方がエツジ信号を検出すると同時に、他方
のエツジ検出機能が停止する。
第6図、および第7図は第5図に示した中速ファクシミ
リ装置用手順中断信号検出装置の動作を示すタイミング
チャートである。第6図は検出開始タイミングを表わす
PISENffi号181が低レベルから高レベルに遷
移した後、\手順中断信号が立上りエツジからゲートさ
れる場合のタイミングチャートを示す。一方、第7図は
検出開始タイミングを表わすP’l5EN信号182が
低レベルから高レベルに遷移した後、手順中断信号が立
下りエツジからゲートされる場合のタイミングチャート
を示す。第6図において、検出開始タイミングを表わす
手順中断信号181が低レベルから高レベルに遷移した
後、τ2時間遅れた手順中断信号171の立上りエツジ
ttaにおいて第1のD形フリップフロップ31のQ出
力191は高レベルになり、さらに次の立上りエツジt
eaにおいて第2のD形フリップフロップ32の亜出力
201は低レベルになる。信号191と信号201とは
第1のNANDゲート35を介して送出され、これによ
って手順中断信号の立上りエツジから次の立上りエツジ
までの一周期の検出信号231が得られる。ここで、第
1〜第4のD形フリツブフロツフ。
31〜34のCL端子の入力は次のようになっている。
すなわち、第1のD形フリツプフ口ツブ31のQ出力と
手順中断信号181とを第2のORゲー)30に加え、
この第2のORゲ〜ト30を介して得た信号251は第
3および第4のD形フリップフロップ33.34のCL
端子の入力に加えられている。信号251は手順中断信
号の立上りエツジtea  において48レベルに遷移
する。一方、第3の7リツプフロツプ33の。出力と手
順中断信号181とは第1のORゲート29に加えられ
、この第1のORゲート29を介して得られた信号24
1は第1および第2のD形フリップフロップ31.32
のCL端子の入力に加えられている。信号241け手順
中断信号181と同一の位相を有する信号である。信号
241により、第3および第4のD形フリップフロップ
33゜34と第2のNANDゲート36とがら成立つ立
下りエツジ検出のための回路は手順中断信号の立上りエ
ツジtla で検出機能を停止する。この結果、NOR
ゲート37の出力信号線27には手順中断信号の一つの
立上りエツジtla がら次の立上シエッジt2a−ま
での一周期にわたって検出偏成に検出開始タイミングで
PISEN信号が低レベルから高レベルまで遷移した後
で、手順中断信号の最初のエツジが立下りエツジである
場合について、第7図のタイミングチャートにより検出
動作を説明する。検出開始タイミングでPISEN信号
182が低レベルから高レベルに遷移した後でて3時間
遅れた手順中断信号172の立下りエツジtlbで第3
のD形フリップフロップ33のQ出力212は高レベル
になる。さらに、次の立TJエツジt2b で、第4の
D形フリップフロップ34のQ出力222は低レベルに
なる。信号212と信号222とは第2のNANDゲー
ト36に加えられ、手順中断信号の−っの立下りエツジ
から次の立下りエツジまでの一周期にわたって検出信号
232が第2のNANDゲート36がら得られる。ここ
で、第1および第2のD形フリップフロップ31.32
のCL端子には第1のORゲート29の出力が加えられ
、この端子は手順中断信号の立下シェッジt1bで低レ
ベルになる。ここで、第1のORゲート29には第3の
D形フリップフロップ33のQ出力とPISEN信号1
82とが加えられている。次に第3および第4のD形フ
リップフロップ33.34のCL端子には第2のORゲ
ート30の出力が加えられている。第2のORゲート3
0には第1のD形フリップフロップ31のQ出力とPI
SEN信号182とが加えられている。第2のORゲー
ト30から得られた信号252はPISEN信号182
と同じ位相の信号である。上記のようにして、第1およ
び第2のD形フリップフロップ31,32.!:。
第1のNANDゲート35とから成る立上りエツジ検出
回路は、手順中断信号の立下クエツジt1b以後で検出
機能が停止される。この結果、NORゲート37の検出
信号出力272には手順中断信号が出力され、手順中断
信号の一つの立下りエツジtlbから次の立下クエツジ
t2bまでの一周期にわたり検出信号272が出力され
る。
本発明は以上説明したように、手順中断信号の一つの立
上りエツジから次の立上りエツジまでの一周期を検出し
、さらに該当する立下りエツジから次の立下りエツジま
での一周期を検出することにより、手順中断信号の検出
に要する最大時間を手順中断信号の周期の3/2周期以
内に制限するように構成することにより、入力信号の検
出可能区間内で手順中断信号を完全に検出することが可
能となり、結果的に手順中断信号の検出もれを無くする
ことができるという効果がある。
【図面の簡単な説明】
第1図は、従来方式による中速ファクシミリ用手順中断
信号検出装置のブロック構成図である。 第2図は手順中断信号が含まれた入力信号の波形を示す
図であり、第2図(a)f1回線からの入力信号の波形
を直接的に示す図、第2図(b)uキャリア抑圧回路の
出力信号の波形を示す図である。 第3図は、従来方式による手順中断信号検出装置の回路
図である。 第4図は、第3図に示す手順中断信号検出装置の動作を
示す信号のタイミングチャートである。 第5図は、本発明による手順中断信号検出装置の一実施
例の回路図である。 第6図は、第5図に示す手順中断信号検出装置の動作を
示す信号のタイミングチャートであり、手順中断信号の
一つの立上クエツジから次の立上やエツジまでにわたる
一周期の検出を示すタイミングチャートの一例である。 第7図は、第5図に示す手順中断信号検出装置の動作を
示す信号のタイミングチャートであり、手順中断信号の
一つの立下りエツジから次の立下りエツジまでにわたる
一周期の検出を示すタイミングチャートの一例である。 1・・・ハイブリッド形変成器 2・・・帯域通過フィルタ 3@・幸キャリア抑圧フィルタ 4・・・リミッタ増幅回路 5・・・2値化回路 14.15.31〜34 −−−D形フリツプフロツフ
′ 2B−@響インバータ 29.30・・拳ORゲート 35.36・ ・ ・NANDゲー゛斗16・・・AN
Dゲート 37・・−NORゲート 9〜13,11〜27 ・・・信号線 61.62,91,101.1’11,121,131
  。 171 .172,181 .182,191,192
゜201 .202,211 .212,221.22
2゜231.232,241,242,251,252
゜271.272・拳・・・信 号 Tb+  −Tl13 + rl ゝrs  + tl
 ゝt4 + t1aゞt3a 、 tlbP−tsb
 、TI−+Ts  ・豐・・・時間タイミング 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ   壽

Claims (1)

    【特許請求の範囲】
  1. 手頃中断信号を含む入力信号を116次、帯域通過フィ
    ルタと、キャリア抑圧フィルタと、リミッタ増幅回路と
    、2値化回路とを通して被検出信号を形成し、さらに検
    出開始タイミングを設けて検出開始タイミング以後の最
    初に発生する被検出信号の一周期の時間を測定すること
    により手順中断信号の到来か否かを判定する中速2アク
    シミ17用手順中断信号検出装置において、前記検出開
    始タイミング以後の前記被検出信号の最初のエツジが立
    上りエツジの場合には前記立上りエツジから次の立上ジ
    エッジまでの時間を一周期として検出するだめの手段と
    、@記最初のエツジが立下クエツジの場合には前記立下
    りエツジから次の立下りエツジまでの時間を一周期とし
    て検出するための手段とを具備し、前記検出開始タイミ
    ング以後に前記立上りエツジか、あるいけ前記立下りエ
    ツジかのいずれか早く発生した方のエツジを起点として
    一周期を検出するように構成したことを特徴とする中速
    ファクシミリ用手順中断信号検出装置。
JP58053376A 1983-03-29 1983-03-29 中速フアクシミリ装置用手順中断信号検出装置 Granted JPS59178869A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58053376A JPS59178869A (ja) 1983-03-29 1983-03-29 中速フアクシミリ装置用手順中断信号検出装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58053376A JPS59178869A (ja) 1983-03-29 1983-03-29 中速フアクシミリ装置用手順中断信号検出装置

Publications (2)

Publication Number Publication Date
JPS59178869A true JPS59178869A (ja) 1984-10-11
JPH0244181B2 JPH0244181B2 (ja) 1990-10-03

Family

ID=12941099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58053376A Granted JPS59178869A (ja) 1983-03-29 1983-03-29 中速フアクシミリ装置用手順中断信号検出装置

Country Status (1)

Country Link
JP (1) JPS59178869A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11540964B2 (en) 2018-02-27 2023-01-03 Hill-Rom Services, Inc. Patient support surface control, end of life indication, and x-ray cassette sleeve

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11540964B2 (en) 2018-02-27 2023-01-03 Hill-Rom Services, Inc. Patient support surface control, end of life indication, and x-ray cassette sleeve

Also Published As

Publication number Publication date
JPH0244181B2 (ja) 1990-10-03

Similar Documents

Publication Publication Date Title
AU616258B2 (en) Process and arrangement for the monitoring of a clock signal
US4035663A (en) Two phase clock synchronizing method and apparatus
US4075569A (en) Digital method and apparatus for dynamically generating an output pulse train having a desired duty cycle from an input pulse train
JPS59178869A (ja) 中速フアクシミリ装置用手順中断信号検出装置
US4082218A (en) Potential failure detecting circuit having improved means for detecting transitions in short duration signals
JPH0645952A (ja) デジタル信号中でエラー検出コードを発生するための電子回路
JPS6010345A (ja) 計算機
US5333199A (en) Digital signal processor for simultaneously processing left and right signals
JPS638612B2 (ja)
JPS605492A (ja) 半導体メモリ装置のアドレスバツフア回路
JPH0147935B2 (ja)
JPS6215664A (ja) 論理シミユレ−タ
JP3036223B2 (ja) クロック乗換回路
SU657455A1 (ru) Устройство дл формировани синхронизирующих импульсов при воспроизведении информации с магнитного носител
JP2605895B2 (ja) トリガ信号発生器
JPH021976Y2 (ja)
JPS598211Y2 (ja) ノイズ検出回路
JP2606665Y2 (ja) 電子回路
SU1389008A2 (ru) Устройство дл приема ьиимпульсного сигнала
JPS601785B2 (ja) 同期式カウンタ回路のカウント数比較検出回路
JPS6198016A (ja) パルス列位相比較方式
JPH01135116A (ja) 入力断検出回路
JPH03163909A (ja) パルスピーク検出回路
JPS6124324A (ja) デイジタルタイマの点検回路
JPS55120210A (en) Delay system