JPH0645952A - デジタル信号中でエラー検出コードを発生するための電子回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 直列データ・ブロックに編成されたデジタル
信号中でエラー検出コードを発生する。 【構成】 その係数が各直列ブロックのビットである被
除数多項式と適宜な除数多項式との除算によって得られ
た剰余多項式の係数からエラーコードを引き出す電子回
路である。該回路は、各直列データ・ブロックの開始に
際し、単一のクロック間隔でリセットと最初のデータ・
ロードを行う、所望の剰余多項式の次数に等しい４個の
フリップ・フロップＦＦ１、ＦＦ２、ＦＦ３およびＦＦ
４を装備したシフト・レジスタおよび、排他的ＯＲゲー
トを装備した２個のモヂュラス−２加算器ＥＯ１および
ＥＯ２よりなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ信号伝送システ
ム、および該信号の処理能力のある装置の良好な機能を
評価するための装置に関し、とりわけデジタル信号のた
めのエラー検出コードを発生するための電子回路に係
る。

【０００２】

【従来の技術】伝送システムの品質を評価しようとする
時、伝送すべきデジタル信号のあるブロックを信号自体
を適切に処理して得たデジタル・コードと関連させ、こ
のコードを、伝送におけるのと同じ仕方で処理された、
受け取りデジタル信号のブロックから得たコードに等し
いかどうかでチェックするのが通例である。しかしなが
ら、装置あるいは回路の正確な機能を評価するとき、あ
る回路が、試験すべきアイテムの適当なポイントから幾
つかのデジタル信号を抽出するために加えられ、デジタ
ル・コードを算出して、それを既知のコードと比較す
る。比較結果は、チェックすべき試験下のアイテムの良
好な機能あるいは不具合を与える。

【０００３】周期冗長性コードあるいはＣＲＣと呼ばれ
る該コードの特定の種は、次のようにして得られる。そ
の各々があるコードと関連しているＮデジタル信号の各
ブロックは、その係数がブロック自身のビットであるＮ
次の多項式と考えられる。この多項式は適当な次数と適
当な係数値を有する除数多項式によつて除され、除数の
それより一単位だけ低い次数の剰余多項式係数の係数値
が、周期冗長コードあるいはＣＲＣを形成する。剰余多
項式の次数が高ければ高い程、それに対応して試験すべ
きデータになされるチェックがより正確になる。勿論、
この多項式間の除算を行う回路の複雑性もより高くな
る。

【０００４】モヂュラス−２減算または加算、即ち桁上
げまたは借り無しに行われるこの多項式除算は、一般に
寧ろ複雑な電子回路を必要とする。しかしながら、デー
タが一般に直列のブロックに編成されており、除数多項
式が一定で予め定められているという事実を利用するこ
とにより除算回路はかなり簡単に出来る。

【０００５】エラー検出をするための周期コードを発生
するために使用される除算回路の幾つかの例は、ペター
ソン（W.W.Peterson) およびブラウン(D.T.Brown) によ
り1961年ＩＲＥプロシーディングス(Proceedings of th
e IRE)に掲載された『エラー検出のための周期コード(C
yclic Codes for Error Detection)』と題する論文に開
示されている。これらは基本的に、除数多項式の次数よ
り１単位だけ低い段数のシフト・レジスタ、および、０
と異なる係数を有する除数多項式の項に対応する、レジ
スタの段間に置かれたモヂュラス−２加算器よりなるも
のである。各加算器は、シフト・レジスタの前段から出
てくるビットを、その瞬間に除算回路に入るビットに加
える。加算器は、排他的ＯＲゲートを装備している。容
易に理解されるように、除算演算は、商の単一項による
除数の乗算に対応する、引き続くシフト演算によつて、
また更新された被除数から得た積の引き続く減算に対応
するモヂュラス−２加算により行われる。

【０００６】他の、除数多項式を時間毎に選べる除算回
路の例は、バブサー(D.K.Bhavsar)およびヘッケルマン
(R.W.Heckelman) によつて1981年10月フィラデルフィア
で開催された国際試験会議(International Test Confer
ence) に提出された『多項式除算による自己試験(Self-
Testing by polynominal division)』と題する論文に開
示されている。この複雑な回路の機能をチェックするの
に使用される回路においては、各レジスタ段に加算器が
あり、除算回路から出てくる信号が、除数多項式の該当
する係数が０と異なる時だけ、各加算器にもたらされ
る。このより高い柔軟性は、勿論より高い回路の複雑性
を伴う。

【０００７】

【発明が解決しようとしている問題点】更に、検討され
たこの両解決法は、周期冗長性コードが、あるデータ・
ブロックについて計算されたときは何時でもシフト・レ
ジスタの内容をリセットする、前段の演算を必要として
おり、それはあるブロックの最後のデータとそれに続く
ブロックの最初のデータとの間に含まれる時間間隔に演
算されるものである。この演算が、検索能のあるクロッ
ク信号を有するデータの直列の流れに行われるべき場
合、クロック信号の２つの引き続く縁の間に置かれた能
動相によるリセット信号の発生を必要としている。かよ
うな信号の発生は、寧ろより複雑な回路を必要とし、ま
た殊に上記能動相がクロック信号と同期していない場
合、不具合を生じ得るものであることは明らかである。

【０００８】

【問題点を解決する手段】該諸欠点は、本発明によつて
提供されるデジタル信号のためのエラー検出コードを発
生させる電子回路によつて克服されるが、それは簡単に
実行可能であり、現存するクロック信号から抽出したリ
セット信号を使用して、各データ・ブロックの最初のビ
ットのロードと同時に行われるべきリセット演算を可能
とし、かつ集積することが容易である。

【０００９】本発明は、ｎ−１個のフリップ・フロップ
よりなるシフト・レジスタよりなる回路、該回路では、
（ｉ−１）番フリップ・フロップ（ｉは０とｎの間の
数）から出ていく信号が、除数多項式の（ｉ）次項の係
数が０に等しいか異なるかに応じて、直接あるいは加算
器を経由して、（ｉ）番フリップ・フロップの第１入力
に送られ、 該加算器が、前段のフリップ・フロップか
ら出ていく信号に、（ｎ）番フリップ・フロップの出力
で得られたフィードバック信号を、直接あるいは、それ
を入力データ信号に加えたのち、加えるものであり、全
フリップ・フロップが共通のクロック信号により刻時さ
れている電子回路を含む、その係数がエラー検出コード
を形成するｎ−１次の剰余多項式を得るため適当なｎ次
の除数多項式によつて除されるべき被除数多項式の係数
を形成する、データ・ブロックに編成されたデジタル信
号中でエラー検出コードを発生する電子システムであつ
て；（ｉ）番フリップ・フロップの第２入力が、該デー
タ・ブロックの最初のビットあるいは低い論理レベルの
ビットを、データ・ブロックの最初のビットの検索能力
のあるクロック信号転換に対応して、除数多項式の
（ｉ）次項の係数が、それぞれ０と異なるか等しいかに
よつて受入れ、一方、その後に続く転換において（ｉ）
番フリップ・フロップが、第１入力に現れた信号を受入
れたものであり、その第１あるいは第２入力が、データ
・ブロックの最初のビットに対応して能動である信号の
論理レベルに従つてイネーブルされるものであることを
特徴とする電子システムを提供するものである。

【００１０】

【実施例】本発明の上述の、およびその他の特徴は、以
下の記述、非限定的な例示として挙げたその好ましい実
施例および添付図面により、より明らかとされる。図１
に例示された回路は、ワイヤＤ上に現れた、ｘ⁴ ＋ｘ＋
１タイプの便宜的除数多項式によるデータ・ブロックの
除算から得られた周期冗長コードを発生する能力があ
る。この所望のコードと一致するこの除算剰余は、ワイ
ヤＲ１上の最小有意ビットとともにワイヤＲ１、Ｒ２、
Ｒ３、およびＲ４上の出力として利用可能とされる。

【００１１】この回路は、所望の剰余多項式の次数に等
しい４個のフリップ・フロップＦＦ１、ＦＦ２、ＦＦ３
およびＦＦ４を装備したシフト・レジスタおよび、排他
的ＯＲゲートを装備した２個のモヂュラス−２加算器Ｅ
Ｏ１およびＥＯ２よりなるものである。この加算器ＥＯ
１は、シフト・レジスタの第１および第２段の間に置か
れ、一方加算器ＥＯ２は、出力側に置かれ、それぞれ除
数多項式の第１次ｘ項が検索可能であるフィードバック
および第４次ｘ⁴ 項が検索可能であるフィードバックを
実行するようにしている。より特定的には、ＥＯ２は、
フリップ・フロップＦＦ４からワイヤＲ４に出て来る信
号を入力ワイヤＤに現れたデータ信号に加え、ワイヤ１
０上の出力においてフィードバック信号を供給し、一方
ＥＯ１は、フリップ・フロップＦＦ１から出て来る信号
をＥＯ２により供給されるフィードバック信号に加え、
ワイヤ１１上の出力において、フリップ・フロップＦＦ
２の第１入力のための信号を供給する。ワイヤ１０上の
フィードバック信号はまた、ＦＦ１の第１入力にももた
らされ、除数多項式の定数項が検索可能である反作用を
実行するようにしている。最後に、ＦＦ２出力の信号
は、直接、ワイヤＲ２に接続されたＦＦ３の第１入力に
もたらされ、ＦＦ３の出力の信号は、ワイヤＲ３に接続
されたＦＦ４の第１入力に、直接もたらされる。

【００１２】ワイヤＤに現れたデータ信号はまた、ＦＦ
１の第２入力およびＦＦ２の第２入力にももたらされ、
一方ＦＦ３の第２入力およびＦＦ４の第２入力は、除数
多項式の係数の値の関数である低い論理レベルにセット
される。

【００１３】この４個のフリップ・フロップのクロック
入力は、全てワイヤＣに接続され、そこに入力データと
関連したクロック信号が到達する。クロック信号の前縁
は、フリップ・フロップＦＦ１、．．．ＦＦ４の入力に
信号をロードさせる。より特定的には、全てのフリップ
・フロップＦＦ１、．．．ＦＦ４に接続されているワイ
ヤＬに現れた信号の論理レベルに従い、第１入力群に現
れた信号群と第２入力群に現れた信号群の内いずれかが
受入れられる。

【００１４】このワイヤＬに現れる信号は、２個のフリ
ップ・フロップＦＦ５およびＦＦ６ならびに２個のゲー
トＮＯおよびＡＮよりなり、ワイヤＳに現れるデータの
各ブロックの始まりを指示する同期信号から動作開始す
る、微分を実行可能な論理回路により発生される。

【００１５】ゲートＮＯは、ワイヤＣに現れるクロック
信号を反転させ、それをフリップ・フロップＦＦ５およ
びＦＦ６のクロック入力に送る。ＦＦ５は、データ入力
においてワイヤＳに現れる同期信号を受入れ、ＦＦ６の
データ入力に、その真の出力に現れる信号を供給する。
ＡＮＤゲートＡＮは、ＦＦ５の真の出力における信号お
よびＦＦ６の相補出力における信号の両方を受入れ、ワ
イヤＬ上の出力において、フリップ・フロップＦＦ１お
よびＦＦ２により入力データをワイヤＤにロードするた
めに使用される信号を、またフリップ・フロップＦＦ３
およびＦＦ４により、データの各ブロックの始まりにお
いて低い論理レベルをロードするために使用される信号
を供給する。

【００１６】さてここで、図２の、回路の主なポイント
に現れる数多くの信号の波型が描かれているグラフを用
いて回路の動作を観察する。それらは前図では、対応す
るワイヤを指名したのと同様の参照記号で指示されてい
る。

【００１７】前述のように、フリップ・フロップＦＦ
１、．．．ＦＦ４は、データＤが安定である時間スロッ
トに到達するクロック信号Ｃの前縁により能動化され、
一方クロック信号Ｃの後縁に一致して、データＤは変化
しうる。反転ゲートＮＯが存在しているため、同一の前
縁が、信号Ｌを発生する回路のフリップ・フロップＦＦ
５およびＦＦ６を能動化する。

【００１８】一般に同期信号Ｓは、低い論理レベルにあ
る、というのはＦＦ５の真の出力上の信号が低い論理レ
ベルにあり、ＦＦ６の相補出力における信号が高い論理
レベルにあるからであり、そこでゲートＡＮにより供給
される信号Ｌは低い論理レベルにある。同期信号Ｓが、
クロック信号Ｃの最初の後縁においてデータ・グループ
の開始を示して高い論理レベルに移る時、ＦＦ５の真の
出力上の信号もまた高い論理レベルに移る、というのは
ゲートＡＮの入力においては、信号Ｌを高い論理レベル
に上げる２つの高い論理レベルの信号が存在するからで
ある。クロック信号Ｃのそれに続く後縁においては、Ｆ
Ｆ６の相補出力における信号が低い論理レベルに移り、
そして信号Ｌを低い論理レベルに戻す。この信号は、同
期信号Ｓが、低い論理レベルに戻つたときでも変化を受
けない。

【００１９】図２から判るように、信号Ｌは、データ・
ブロックの最初のビットを検索可能なクロック信号Ｃの
前縁に対応して、高い論理レベルにあり、これは０で示
される垂直線に一致して始まる。これらの条件の下で、
クロック信号Ｃは、ワイヤＤ上のデータを、フリップ・
フロップＦＦ１およびＦＦ２の出力に移させ、また低い
論理レベルを、フリップ・フロップＦＦ３およびＦＦ４
の出力に移させる。この様にして、４個のフリップ・フ
ロップＦＦ１、．．．、ＦＦ４よりなるレジスタは、最
初のデータの先立つリセット演算およびそれに続くロー
ド演算ののち見出される筈の状態と同一の儘に残る。本
発明によれば、該２個の演算は、独特なクロック周期を
利用することにより同時に行われる。

【００２０】続くクロック・パルスのオンからデータ・
ブロックの終わりまで、信号Ｌは、フリップ・フロップ
ＦＦ１、．．．、ＦＦ４に、それぞれワイヤ１０、１
１、Ｒ２、Ｒ３に現れる信号群を受け入れさせ、一方、
そこで除算が順次に行われるワイヤＤ上の続くデータ
は、加算器ＥＯ２を通じて導入される。この様にして、
この回路は、在来の多項式除算器のように振る舞う。

【００２１】入つて来るデータを、ＥＯ２を経由して、
シフト・レジスタの端部に挿入することは、それらの除
数多項式の次数、この場合ｘ⁴ 、による乗算を伴うこと
となる。これは、多項式剰余をワイヤＲ１、Ｒ２、Ｒ
３、Ｒ４に置くのに４つのクロック間隔を待つ必要がな
いので、迅速な計算を可能とする。しかしながら、若し
加算器ＥＯ２が、ＦＦ１の入力に直接置かれたたなら、
回路演算は変わることがない。

【００２２】上述のことは、非限定的な例としてのみ与
えられたものであることは明らかである。変更および改
良は、特許請求の範囲を逸脱することなく可能である。

【図面の簡単な説明】

【図１】 デジタル信号中でエラー検出コードを発生す
るための電子回路の一例のブロック・ダイヤグラムであ
る。

【図２】 主な回路ポイントにおける幾つかの波型を表
したグラフである。

【符号の説明】

ＦＦ１〜６−−−フリップ・フロップ、 ＮＯ、ＡＮ−−−ゲート、 ＥＯ１、２−−−加算器、 Ｒ１〜４、１０、１１−−−ワイヤ、 Ｄ−−−データ信号またはワイヤ、 Ｃ−−−クロック信号またはワイヤ、 Ｌ−−−信号またはワイヤ、 Ｓ−−−同期信号またはワイヤ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・ガンデイーニ イタリー国トリノ、ヴイア・エム・レツソ ーナ 35ビス (72)発明者 ギオバンニ・ギーゴ イタリー国トリノ、ルーセルナ・エス・ギ オバンニ、ヴイア・カバウアー 32 (72)発明者 マウロ・マルシシオ イタリー国トリノ、ヴイア・ヴアル・ラガ リーナ 59

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎ−１個のフリップ・フロップ（ＦＦ
   １，．．．，ＦＦ４）よりなるシフト・レジスタよりな
   る回路、該回路では、（ｉ−１）番フリップ・フロップ
   （ｉは０とｎの間の数）から出ていく信号が、除数多項
   式の（ｉ）次項の係数が０に等しいか異なるかに応じ
   て、直接あるいは加算器（ＥＯ１）を経由して、（ｉ）
   番フリップ・フロップの第１入力に送られ、 該加算器
   が、前段のフリップ・フロップから出ていく信号に、
   （ｎ）番フリップ・フロップの出力で得られたフィード
   バック信号（１０）を、直接あるいは、それ（ＥＯ２）
   を入力データ信号（Ｄ）に加えたのち、加えるものであ
   り、全フリップ・フロップが共通のクロック信号（Ｃ）
   により刻時されている電子回路を含む、その係数がエラ
   ー検出コードを形成するｎ−１次の剰余多項式を得るた
   め適当なｎ次の除数多項式によつて除されるべき被除数
   多項式の係数を形成するデータ・ブロック（Ｄ）に編成
   されたデジタル信号中でエラー検出コードを発生する電
   子システムであつて；（ｉ）番フリップ・フロップの第
   ２入力が、該データ・ブロックの最初のビットあるいは
   低い論理レベルのビットを、データ・ブロックの最初の
   ビットの検索能力のあるクロック信号（Ｃ）転換に対応
   して、除数多項式の（ｉ）次項の係数が、それぞれ０と
   異なるか等しいかにより受入れ、一方、その後に続く転
   換において（ｉ）番フリップ・フロップが、第１入力に
   現れた信号を受入れものであり、その第１あるいは第２
   入力が、データ・ブロックの最初のビットに対応して能
   動である信号（Ｌ）の論理レベルに従つてイネーブルさ
   れるものであることを特徴とする電子システム。
2. 【請求項２】 データ・ブロックの最初のビットに対応
   して能動である該信号（Ｌ）が、適当に反転（ＮＯ）さ
   れた該クロック信号（Ｃ）から、またデータ・ブロック
   の開始を合図する同期信号（Ｃ）から、始まる微分を実
   行する能力のある論理回路（ＦＦ５，ＦＦ６，ＡＮ）に
   よつて発生されるものであることを特徴とする請求項１
   に記載の電子回路。