JPS60208133A - 真のデータ推定方法及び回路 - Google Patents

真のデータ推定方法及び回路

Info

Publication number
JPS60208133A
JPS60208133A JP60048437A JP4843785A JPS60208133A JP S60208133 A JPS60208133 A JP S60208133A JP 60048437 A JP60048437 A JP 60048437A JP 4843785 A JP4843785 A JP 4843785A JP S60208133 A JPS60208133 A JP S60208133A
Authority
JP
Japan
Prior art keywords
circuit
output
data
majority
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60048437A
Other languages
English (en)
Other versions
JPH0453338B2 (ja
Inventor
アンドリユー・デービツド・マク・フアーソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS60208133A publication Critical patent/JPS60208133A/ja
Publication of JPH0453338B2 publication Critical patent/JPH0453338B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、伝送に当り生しるおそれのある歪を受けたデ
ィジタルデータ信号から真のデータを推定する方法及び
回路に関する。
データの伝送を含むシステムにおいては、データの誤り
が起こる程度にデータが著しく歪を受けることの影響を
防止することが重要である。特に、ベージングシステム
においてアドレスデータが伝送中に歪を受りた場合、ア
ドレス情報が破壊されてしまうから、ベージング吐出の
真の被呼者に対する呼出を行うことができなくなる。
米国特許第３４７９４５７号明細書には、位相又は周波
数変調信号を高速符号化信号によって復調する復１１１
装置が開示されている。これにおいでは欠陥、例えば、
復調すべき信号における劣化は信号を、復調すべき信号
の周波数より高いクロック周波数においてシフトレジス
タに入力することによって修正される。そしてシフトレ
ジスタからの信号の対を排他的論理和回路において比較
し、その結果を３段の第２シフトレジスタに供給する。
この第２シフトレジスタの出力の異なる出力対を取出し
て、３個のＡＮＤゲート及びこれらＡＮｒｌゲートの各
々の出力端子に接続した３個の入力ＯＲゲートを含む多
数決論理回路に供給するようにしている。所要に応じこ
の回路は他の欠陥を矯正するため二重構成とされる。こ
の既知の回路の欠点は、サンプルの数が増大すると多数
決論理回路に含まれるバー１゛ウエアが膨大になること
である。例えば、この米国特許明細書には、３個のサン
プルの異なる絹合わせを考察することによって多数決論
理を得るため５段の第２シフトレジスタに５サンプルを
格納する場合には、１０個のＡＮＤゲートが必要になる
旨記載されている。
また米国特許第３８５９６５５号明細書にはシフトレジ
スタ及び多数決論理を用いて信号を再形成することが開
示されている。
これら既知の方式の欠点は、多数決論理を行わ一ロるの
に使用するタンブルの数が多くなるに従って著しく多数
の回路素子が必要になることである。
従ってベージング受信機における如く占有スペース及び
電力消費が重要である用途においては、歪を受けたディ
ジタルデータ信号から真のデータを１１１定する場合一
層少ない数のサンプルに基づいて確かな決定を行うこと
ができるようにすることが所望される。
そこで本発明による、歪を受けたディジタルデータ信号
から真のデータを推定する方法は、ディジタル信号をデ
ータレートより大きいクロック周波数でサンプリングし
、複数個ｎの順次のサンプルを（ｎ　＋　］　）個の入
力端子を有する多数決論理回路に供給し、多数決論理回
路の先行多数決出力を第（ｎ−１−］）番目入力端子に
帰還し、少なくとも１個の新たなサンプルを前記複数個
の順次のサンプルに加えかつ少なくとも最も長（保持さ
れたサンプルを前記複数個の順次のサンプルから消去す
ることによって動作を反復し、多数決論理回路の出力を
用いてディジタルデータ信号の真の値を決定することを
特徴とする。
また本発明による、歪を受けたディジタルデータ信号か
ら真のデータを推定する回路は、それぞれ出力端子を有
する複数個ｎのレジスタ段を有するシフトレジスタと、
シフトレジスタにディジタル信号を供給するためシフト
レジスタに接続した入力端子と、データレートより大き
いクロック周波数のクロック信号をシフトレジスタに供
給するクロック手段と、（ｎ＋１）個の入力端子を有す
る多数決論理回路とを備え、前記入力端子のうちｎ個の
入力端子をシフトレジスタのレジスタ段の出力端子にそ
れぞれ接続し、第（ｎ＋１）番目入力端子を、使用に当
り多数決論理回路の先行多数決出力を供給する帰還結線
に結合するよう構成したことを特徴とする特 本発明の方法及び回路によれば、雑音を含む即ら歪を受
けたディジタル信号から真の信号を推定することを可能
ならしめるだけでなく、入力信号の実効信号対雑音比を
も改善することができる。
多数決論理回路の第（ｎ　＋　１）番目入力端子へ帰還
を施すごとにより、誤ったサンプルを訂正するのに泡か
に少ない数の真のサンプルを必要とするに過ぎなくなる
。使用サンプル数が（ｎ＋１）の場合には、訂正できる
サンプルの数は（ｎ／２）である。
本発明の回路は回路構成技術には左右されず、サンプリ
ングレート又はクロックレートは、データレートの８倍
程度にするのが好適であるが、随意に選定することがで
きる。
次に図面につき本発明の詳細な説明する。
第１図においてはデータ入力信号は入力端子１０を介し
て６段シフトレジスタ１２に供給し、このンフトレジス
タにはクロック信号発生器１４によりデータレートの８
倍でクロック信号を供給する。シフトレジスタ１２のレ
ジスタ段０６〜Ｑ、の出力は７人力多数決論理回路１６
の６個の入力端子に供給する。
多数決論理回路１６の出力端子はランチ回路１８に接続
し、このラッチ回路にはシフトレジスタ１２に供給する
ものと逆相のクロック信号を供給する。ラッチ回路１８
の出力は出力端子２０に供給し、かつ多数決論理回路１
６の第７入力端子にも帰還する。
作動に当りシフトレジスタ１２及びラッチ回路１８には
第２図ａならびにｄに示した波形のクロック信号がそれ
ぞれ供給され、これらシフトレジスタ及びランチ回路は
両方共、クロック信号の低レベルから高レベルへの遷移
によって駆動される。入力端子１０には第２図すに示し
た波形のデータ信号が供給される。サンプリングされた
とき人力信号の値がシフトレジスタ１２に直列に格納さ
れる。シフトレジスタ１２の各レジスタ段０゜〜０．の
出力は、ラッチ回路１８の出力と共に、多数決論理回路
】６に供給する。多数決論理回路１６は奇数個の入力端
子を有しているので、常に多数決出力を送出する。
従って、３個の入力が“１”であり、他の３個の入力が
“０”である場合、多数決論理回路の出力はラッチ回路
】８の出力に左右される。この場合うノ千回路の出力が
“１゛であれば、多数決出力は“１“になり、逆にラッ
チ回路の出力が“０”であれば、多数決出力は“０”に
なる。実際上、１クロ、り号イクルにおいてランチＶｉ
８＋路１８によって発４１した出力が次のり１］ソクナ
イクルにおける多数決に影ψ；５を及ばず。ラッチ回路
１８へのクロ・７り人力が次に高レベルへ移行したとき
、多数決論理回路１Ｇの多数決（第２図Ｃの波形）が格
納される。
データにおける遷移及び論理多数決の間には多数決論理
回路伝播遅延τがある。
訂正できる入力信号の誤りの数は多数決論理回ｉ￥８１
６への入力数（ｎ＋１）に関連し、一般に（（ｎ）／２
　）として定義される。従ってｎ＝６の場合には３つの
誤すビノトを訂正することができ、例えば、第３Ｅａで
は３つの“Ｄ”をすべて”１゛に訂正することができ、
逆に第３図すでは３つの“１”をすべて“０”に訂正す
ることができる。
う、子回路１８の出力端子から多数決論理回路の第７番
目入力端子への帰還を行わない場合には、３つの誤りを
訂正できるようにするためには７段シフトレジスタが必
要になる。このようにして、シフトレジスタの段数と、
多数決論理回路の入力端子数が奇数（ｎ　＋　１）に等
しくなるようにする。第３図Ｃ及び第３図ｄは、３つの
順次の誤り即ら第３図Ｃにおける３つの“Ｏ”及び第３
図ｄにおける３つの“１゛を訂正するためには、第３図
ａ及び第３図すでは３つの誤りビー／　）の前後に３−
）の正しいビ／１・をそれぞれ有すれば足りるのに幻し
、３つの誤りビットの前後に４つの正しいビットを有す
る必要があることを示している。
第３図ｅは“ｌ”から０”への歪を受けた遷移を有する
信号を示し、この信号は“１”から“０”への単一の遷
移を含むだけなので本発明の）１ｉ定回路により第３図
ｆに示すようにＩＩ＆定することができる。
第４図はラッチ回路１８の出力端子及び多数決論理回路
１６の間に帰還接続を有する本発明の推定回路の実施例
を示す回路図である。本例では、ラッチ回路１Ｂはタイ
プＣＤ４０１３集積回路の一部を備え、かつシフトレジ
スタ１２はタイプ（：Ｄ４０１５集積回路２（Ｉｌｌ　
（７）　６段シフトレジスタ回路１２Ａ　、１２Ｂを備
えており、これらのタイプの集積回路は両方共レイディ
オ・：１−ボレーション・オブ・アメリカにより製造さ
れたものである。多数決論理回路１６は多数のＮＡＮＤ
ゲーＩ・、排他的論理和ゲート及びインバータで構成す
る。
説明の便宜上、多数決論理回路１６は４個の同一モジュ
ール３０．４０．５０及び６０並びに他の部品を備えて
いると見做すことができる。これらモジュールのうしモ
ジュール３０につき次に詳細に説明する。
シフトレジスタ回路１２Ａの出力端子０゜及び０１はＮ
ＡＮＤゲート２２及び排他的論理和ゲート２４の一方の
入力端子に接続する。ＮＡＮ１１ゲート２２の出力はイ
ンバータ２６で反転した後モジュール３０に対する２つ
の人力の一方（入力端子３１）として供給し、この２つ
の入力の他方（入力端子３２）として排他的論理和ゲー
ト２４の出力を供給する。
入力端子３１における入力は排他的論理和ゲート３３及
びＮＡＮＤゲート３４に供給し、かつ入力端子３２にお
ける入力は排他的論理和ゲート３３及び３５に供給する
。排他的論理和ゲート３３の出力はＮＡＮＤゲー；・３
６に入力として供給する。シフトレジスタ回路１２Ａの
出力端子０２は排他的論理和ゲート３５及びＮＡＮｒｌ
ゲート３６の入力端子に接続し、かつインバータ３７を
介してＮＡＮＤゲート３４の入力端子に接続する。Ｎ　
Ａ　Ｎ　１１ゲート３８の出力端子及び排他的論理和ゲ
ーＩ・３５の出力端子はモジュール４０の入力端子４１
及び４２をそれぞれ備えている。モジュール４ｏに火１
する第３の入力端子はシフトレジスタ回ｉ７３１２Ａの
出力端子ｏ３を備えている。これら３つの入力端子にお
ける入力はＮＡＮＤゲート７０の入力端子に供給し、そ
の出力は４人力ＮＡＮＤゲート７８の一入力端子に供給
する。
モジュール４０の出力端子における出力はモジュール５
０の入力端子５１及び５２に供給する。更に、シフトレ
ジスタ回路１２Ｂの出力端子Ｏｎ’における出力はモジ
ュール５０に対し第３の入力として供給する。モジュー
ル５０のこれら３つの人力はＮＡＮＤゲート７２にも供
給し、その出力は４人力ＮＡＮＤゲー］・７８の他の一
入力端子に供給する。
同様の態様においてモジュール５ｏの出力端子はモジュ
ール６０の入力端子６１及び６２を備えており、このモ
ジュール６０の第３の入力端子にはシフトレジスタ回路
１２Ｂの出ツノ端子ＯＩ′を接続する。これら３個の入
力端子はＮＡＮＤゲート７４の入力端子に接続し、その
出力端子は４人力ＮＡＮＤゲート７８の更に他の一入力
端子に接続する。
モジュール６０の２つの出力と、ランチ回路１８の帰還
結線を介する出力とがＮＡＮ１１ゲート７６に供給され
、その出力端子は４人力ＮＡＮｒｌゲート７Ｂの残る一
つの入力端子に接続されている。ＮＡＮＤゲート７８の
出力端子はランチ回路１８のデータ端子りに接続する。
多数決論理回路１６の動作例として、シフトレジスタ１
２の出力０゜、０１及び０□が“ｌ”であり、かつ出力
０３，０゜′及び０．′が“０°゛である場合には、ク
ロック信号を供給されたとき出力即ちラッチ回路が“１
“になるか“０“になるかは帰還信号の２進値によって
決まる。
帰還入力を備えていない場合には、シフトレジスタ１２
から別の出力を供給される付加モジュールを多数決論理
回路１６に設けることが必要になる。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は第
１図の作動説明図、 第３図は真のデータの種々のＩＩｌ、足動作例の説明図
、 第４図は本発明の実施例を示す回路図である。 ｌＯ人ノｊ端子　１２　シフトレジスタ１２Ａ、１２Ｂ
　シフトレジスタ回路 １４　クロック信号発生器 １６−多数決論理回路　１８　ランチ回路２０　出力端
子 ３０．４０．５０．６０　モジュール

Claims (1)

  1. 【特許請求の範囲】 １、　歪を受けたディジタルデータから真のデータを１
    １１定する真のデータ推定方法であって、ディジタル信
    号をデータレートより大きいクロ、り周波数でサンプリ
    ングし、複数個ｎの順次の４ノンプルを（ｎ＋１）個の
    入力端子を有する多数決論理回路に供給し、多数決論理
    回路の先行多数決出力を第（ｎ＋１）番目入力端子に帰
    還し、少なくとも１個の新たなサンプルを１１１１記複
    数個の順次のサンプルに加えかつ少なくとも最も長く保
    持されたサンプルを前記複数個の順次のサンプルから消
    去することによって動作を反復し、多数決論理回路の出
    力を用い゛ζディジタルデータ信号の真の値を決定する
    ことを特徴とする真のデータ推定方法。 ２、ナンプリングがデータレートの少なくとも８倍で行
    われる特許請求の範囲第１項記載の真のデータＩｌｌ定
    方法。 ３、　多数決論理回路の先行多数決出力をランチ回路に
    格納し、ランチ回路の出力を多数決論理回路の第（ｎ　
    ＋　１）番目入力端子に供給する特許請求の範囲】又は
    ２項記載の真のデータｌｉＦ定方法。 ４、　歪を受けたディジタルデータ信号からの真のデー
    タを推定する真のデータ推定回路であって、それぞれ出
    力端子を有する複数個ｎの１／レジスタを有するシフト
    レジスタと、シフＩ・レジスタにディジタルデータ信号
    を供給するためンフトレジスタに接続した入力端子と、
    データレートより大きいクロック周波数のクロ、り信号
    をシフトレジスタに供給するクロ７り手段と、（ｎ＋１
    ）個の入力端子を有する多数決論理回路とを備え、前記
    入力端子のうらｎ個の入力端子をシフＩ・レジスタのレ
    ジスタ段の出力端子にそれぞれ接続し、第（ｎ＋１）番
    目入力端子を、使用に当り多数決論理回路の先行多数決
    出力を供給する帰還結線に結合するよう構成したことを
    特徴とする真のデータ１１ト定回路。 ５．　多数決論理回路の出力端子にランチ回路を接続し
    、ランチ回路をクロック手段のクロック信号に、上、っ
    て駆動する特許請求の範囲第４項記載の真のデータ推定
    回路。 ６、　ラッチ回路の出力端子に帰還結線を接続する特許
    請求の範囲第５項記載の真のデータ推定回路。
JP60048437A 1984-03-14 1985-03-13 真のデータ推定方法及び回路 Granted JPS60208133A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB08406627A GB2156117A (en) 1984-03-14 1984-03-14 Method of, and a circuit for, estimating true data from distorted digital data signals
GB8406627 1984-03-14

Publications (2)

Publication Number Publication Date
JPS60208133A true JPS60208133A (ja) 1985-10-19
JPH0453338B2 JPH0453338B2 (ja) 1992-08-26

Family

ID=10558065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60048437A Granted JPS60208133A (ja) 1984-03-14 1985-03-13 真のデータ推定方法及び回路

Country Status (10)

Country Link
US (1) US4686676A (ja)
EP (1) EP0155058B1 (ja)
JP (1) JPS60208133A (ja)
AU (1) AU579529B2 (ja)
CA (1) CA1241448A (ja)
DE (1) DE3583876D1 (ja)
DK (1) DK163776C (ja)
GB (1) GB2156117A (ja)
HK (1) HK78993A (ja)
SG (1) SG68793G (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764923A (en) * 1987-03-03 1988-08-16 Advance Micro Devices, Inc. Digital receive filter circuit
JPS6468842A (en) * 1987-09-10 1989-03-14 Motorola Japan Error detecting and correcting circuit
JPH01166632A (ja) * 1987-12-22 1989-06-30 Mitsubishi Electric Corp ディジタル信号の復号方法及びその回路
US4989174A (en) * 1988-10-27 1991-01-29 Commodore Business Machines, Inc. Fast gate and adder for microprocessor ALU
GB2237481A (en) * 1989-10-17 1991-05-01 Lucas Ind Plc Detecting communication path errors
GB2246687B (en) * 1990-04-06 1994-04-27 Plessey Co Ltd Improvements relating to data transmission systems
US5023892A (en) * 1990-04-06 1991-06-11 Printer Systems Corporation System for detecting and correcting signal distortion
US5113400A (en) * 1990-11-21 1992-05-12 Motorola, Inc. Error detection system
DE4238875C2 (de) * 1992-11-19 1996-08-01 Micrologica Computersysteme Gm Aufzeichnungsgerät für Datenleitungen
GB2276517A (en) * 1993-03-22 1994-09-28 Nigel Howard Walton Sampling and line noise reduction in parallel data transmission
US5719904A (en) * 1994-10-13 1998-02-17 Samsung Electronics Co., Ltd. Data restoring circuit
US5761240A (en) * 1996-02-06 1998-06-02 Ericsson Inc. Method and apparatus for determining an optical communications channel without loss of channel messages on a current communications channel
US5948116A (en) * 1996-02-23 1999-09-07 Texas Instruments Deutschland, Gmbh Bit error correction algorithm
JP3930513B2 (ja) * 2003-05-21 2007-06-13 富士通株式会社 多数決論理回路を有するフリップフロップ回路
US9710012B2 (en) * 2012-11-21 2017-07-18 Sandisk Technologies Llc Timing optimized implementation of algorithm to reduce switching rate on high throughput wide buses

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB152702A (en) * 1919-04-23 1920-10-25 Thomas Lenaghan An improved automatic telephone system
FR1396666A (fr) * 1963-04-30 1965-04-23 Rca Corp Montage pour la détection et la correction des distorisons dans un signal d'information
FR1404512A (fr) * 1964-05-08 1965-07-02 Cit Alcatel Récepteurs de télégraphie
DE1252727B (de) * 1965-03-01 1967-10-26 International Business Machines Corporation, Armonk, NY (V St A) Verfahren zum störungsfreien Empfang übertragener Daten
GB1258595A (ja) * 1969-06-23 1971-12-30
GB1253309A (en) * 1969-11-21 1971-11-10 Marconi Co Ltd Improvements in or relating to data processing arrangements
US3859655A (en) * 1970-10-01 1975-01-07 Nederlanden Staat System for the transfer of two states by multiple scanning
SU585549A1 (ru) * 1976-04-06 1977-12-25 Предприятие П/Я А-7160 Резервированное запоминающее устройство
DE2740840A1 (de) * 1977-08-09 1979-02-22 Bbc Brown Boveri & Cie Anlage zur ueberwachung der aussagekraft von auf einer anzahl n funktionell parallelgeschalteter datenkanaelen aufgebrachter elektrischer daten sowie deren verwendung
SU656218A1 (ru) * 1977-12-26 1979-04-05 Ленинградский Ордена Ленина Электротехнический Институт Им. В.И.Ульянова (Ленина) Счетчик с коррекцией ошибок
US4241311A (en) * 1979-02-01 1980-12-23 Telex Computer Products, Inc. Digital majority noise filter for bi-level data reception
DE3036612A1 (de) * 1980-09-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erkennung von digitalinformation bei einer digitalen informationsuebertragung, insbesondere informationsuebertragung in mobilfunk-kommunikationssystemen
DE3036614A1 (de) * 1980-09-29 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erkennung von digitalinformation bei einer digitalen informationsuebertragung, insbesondere informationsuebertragung in mobilfunk-kommunikationssystemen
US4375683A (en) * 1980-11-12 1983-03-01 August Systems Fault tolerant computational system and voter circuit
US4484330A (en) * 1982-03-08 1984-11-20 At&T Bell Laboratories Majority vote circuit
NL8202364A (nl) * 1982-06-11 1984-01-02 Philips Nv Serie-parallel-serie schuifregistergeheugen, waarbij het parallelopslagregister mede redundante enkelvoudige opslagregisters bevat, en afbeeldtoestel, voorzien van een zodanig georganiseerd beeldgeheugen.

Also Published As

Publication number Publication date
EP0155058B1 (en) 1991-08-28
CA1241448A (en) 1988-08-30
JPH0453338B2 (ja) 1992-08-26
DK110685A (da) 1985-09-15
HK78993A (en) 1993-08-13
DK163776B (da) 1992-03-30
GB2156117A (en) 1985-10-02
EP0155058A3 (en) 1988-04-20
US4686676A (en) 1987-08-11
SG68793G (en) 1993-08-06
EP0155058A2 (en) 1985-09-18
DK163776C (da) 1992-09-07
DK110685D0 (da) 1985-03-11
DE3583876D1 (de) 1991-10-02
AU3971285A (en) 1985-09-19
AU579529B2 (en) 1988-11-24

Similar Documents

Publication Publication Date Title
JP3285354B2 (ja) 最大値探索回路
US5777567A (en) System and method for serial to parallel data conversion using delay line
JPS60208133A (ja) 真のデータ推定方法及び回路
US6260152B1 (en) Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains
US5412698A (en) Adaptive data separator
US5023891A (en) Method and circuit for decoding a Manchester code signal
JPH0459819B2 (ja)
JP3433426B2 (ja) マンチェスタ符号化データをデコーディングするための方法および装置
JPH03191633A (ja) データ転送方式
JPH0775343B2 (ja) 同期検出回路及び方法
JPS62298248A (ja) ビツト・パタ−ン検出回路
US5309449A (en) Electronic circuit for generating error detection codes for digital signals
US4539680A (en) Chip to chip information bit transmission process and device
JPS607251A (ja) 差動符号化方式および装置
US3237160A (en) Semiconductor multiple-word correlator
JPH0744537B2 (ja) ディジタル信号時間差補正回路
US4811271A (en) Expandable bi-phase convolving element
JP2668901B2 (ja) 符号化装置
JPS5853257A (ja) デイジタルデ−タ受信回路
JPS5925416A (ja) 警報の待ち受け回路
JP2605318B2 (ja) データ伝送方式
JPS612440A (ja) 並列デ−タ伝送装置
JP2999020B2 (ja) 音声ミキシング部におけるグルーピング処理方式
KR880001024B1 (ko) 데이터 전송방법
JPH0457130B2 (ja)