JPH0457130B2 - - Google Patents
Info
- Publication number
- JPH0457130B2 JPH0457130B2 JP20939083A JP20939083A JPH0457130B2 JP H0457130 B2 JPH0457130 B2 JP H0457130B2 JP 20939083 A JP20939083 A JP 20939083A JP 20939083 A JP20939083 A JP 20939083A JP H0457130 B2 JPH0457130 B2 JP H0457130B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- shift register
- clock signal
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数ビツトのデジタル信号の全てが
“０”の状態を検出するオールゼロの検出回路に
関する。
“０”の状態を検出するオールゼロの検出回路に
関する。
従来、ｎビツトのシリアルデータの全ビツトが
“０”の状態を検出する場合、たとえば第１図に
示すブロツク図のような構成のものが用いられて
いる。
“０”の状態を検出する場合、たとえば第１図に
示すブロツク図のような構成のものが用いられて
いる。
第１図において１−１，１−２…１−ＮはＮ個
を縦続接続にしたＤ型のフリツプフロツプであ
る。そしてフリツプフロツプ１−１のデータ入力
ＤへデータDATAを入力し、この出力Ｑを次段
のフリツプフロツプ１−２のデータ入力Ｄへ与え
る。以下同様に順次にＮ個を直列に接続するよう
にしている。また各、フリツプフロツプ１−１，
１−２…１−Ｎのクロツク入力にはクロツク信号
clockをそれぞれ与える。そして各フリツプフロ
ツプ１−１，１−２，…１−Ｎの出力ＱをＮ入力
のノアゲート２へ入力し全てのフリツプフロツプ
１−１，１−２，…１−Ｎの出力が“０”のとき
に論理条件が成立してその出力OUTが“１”に
なることを検出するようにしている。
を縦続接続にしたＤ型のフリツプフロツプであ
る。そしてフリツプフロツプ１−１のデータ入力
ＤへデータDATAを入力し、この出力Ｑを次段
のフリツプフロツプ１−２のデータ入力Ｄへ与え
る。以下同様に順次にＮ個を直列に接続するよう
にしている。また各、フリツプフロツプ１−１，
１−２…１−Ｎのクロツク入力にはクロツク信号
clockをそれぞれ与える。そして各フリツプフロ
ツプ１−１，１−２，…１−Ｎの出力ＱをＮ入力
のノアゲート２へ入力し全てのフリツプフロツプ
１−１，１−２，…１−Ｎの出力が“０”のとき
に論理条件が成立してその出力OUTが“１”に
なることを検出するようにしている。
すなわち第１図に示すようなＮビツトのシフト
レジスタを設け、その各出力をＮ入力のノアゲー
トへ与えて論理和を得るようにし、この論理和条
件が成立したときに全てのビツトが“０”、すな
わちオールゼロを検出するようにしている。
レジスタを設け、その各出力をＮ入力のノアゲー
トへ与えて論理和を得るようにし、この論理和条
件が成立したときに全てのビツトが“０”、すな
わちオールゼロを検出するようにしている。
しかしながらこのようなものでは、第２図に示
すタイムチヤートのように、クロツク信号clock
によつて順次にデータDATAはシフトされるが
ノアゲート２において論理条件が成立して出力
OUTが得られる期間は１クロツク周期に過ぎな
い。
すタイムチヤートのように、クロツク信号clock
によつて順次にデータDATAはシフトされるが
ノアゲート２において論理条件が成立して出力
OUTが得られる期間は１クロツク周期に過ぎな
い。
このためにクロツク信号clockの高周波数化に
よつて、論理条件OUTを得られる検出時間が短
くなり、それによつて誤動作を起こす確率が増加
する傾向にある。また多ビツト化によつて多入力
のノアゲートを必要とすることになりLSIの設計
が困難になる問題があつた。
よつて、論理条件OUTを得られる検出時間が短
くなり、それによつて誤動作を起こす確率が増加
する傾向にある。また多ビツト化によつて多入力
のノアゲートを必要とすることになりLSIの設計
が困難になる問題があつた。
本発明は上記の事情に鑑みてなされたもので誤
動作を少なくでき、それによつて高信頼性を得る
ことができるオールゼロの検出回路を提供するこ
とを目的とするものである。
動作を少なくでき、それによつて高信頼性を得る
ことができるオールゼロの検出回路を提供するこ
とを目的とするものである。
すなわち本発明は、クロツク信号の立上りで動
作する第１のシフトレジスタと、上記クロツク信
号の立下りで動作する第２のシフトレジスタとを
設けここに並列にデータを与えるとともに上記第
１、第２のシフトレジスタの各論理和を得、さら
にこの信号の論理積を得ることにより全てのビツ
トの“０”の状態を検出することを特徴とするも
のである。
作する第１のシフトレジスタと、上記クロツク信
号の立下りで動作する第２のシフトレジスタとを
設けここに並列にデータを与えるとともに上記第
１、第２のシフトレジスタの各論理和を得、さら
にこの信号の論理積を得ることにより全てのビツ
トの“０”の状態を検出することを特徴とするも
のである。
以下本発明の一実施例を第３図に示すブロツク
図を参照して詳細に説明する。第３図において１
１は、たとえば４ビツトの第１のシフトレジス
タ、１２は、たとえば４ビツトの第２のシフトレ
ジスタである。第１のシフトレジスタ１１はクロ
ツク信号のckの立上りで動作する４個のフリツ
プフロツプ１１−１〜１１−４を縦続に接続す
る。同様に第２のシフトレジスタ１２はクロツク
信号ckの立下りで動作する４個のフリツプフロ
ツプ１２−１〜１２−４を縦続に接続する。そし
て第１、第２のシフトレジスタ１１，１２の最も
入力側のフリツプフロツプ１１−１，１２−１の
データ入力ＤへデータDATAを並列に与える。
そして第１のシフトレジスタ１１の各フリツプフ
ロツプ１１−１〜１１−４の各出力Ｑを４入力の
第１の否定論理和ゲート１３へ入力する。また第
２のシフトレジスタ１２の各フリツプフロツプ１
２−１〜１２−４の各出力Ｑを４入力の第２の否
定論理和ゲート１４へ入力する。そして上記第１
の否定論理和ゲート１３の出力をフリツプフロツ
プ１５を介して遅らせた後、論理積ゲート１６へ
入力する。また第２の否定論理和ゲート１４の出
力を上記論理積ゲート１６へ入力してその論理出
力を得る。
図を参照して詳細に説明する。第３図において１
１は、たとえば４ビツトの第１のシフトレジス
タ、１２は、たとえば４ビツトの第２のシフトレ
ジスタである。第１のシフトレジスタ１１はクロ
ツク信号のckの立上りで動作する４個のフリツ
プフロツプ１１−１〜１１−４を縦続に接続す
る。同様に第２のシフトレジスタ１２はクロツク
信号ckの立下りで動作する４個のフリツプフロ
ツプ１２−１〜１２−４を縦続に接続する。そし
て第１、第２のシフトレジスタ１１，１２の最も
入力側のフリツプフロツプ１１−１，１２−１の
データ入力ＤへデータDATAを並列に与える。
そして第１のシフトレジスタ１１の各フリツプフ
ロツプ１１−１〜１１−４の各出力Ｑを４入力の
第１の否定論理和ゲート１３へ入力する。また第
２のシフトレジスタ１２の各フリツプフロツプ１
２−１〜１２−４の各出力Ｑを４入力の第２の否
定論理和ゲート１４へ入力する。そして上記第１
の否定論理和ゲート１３の出力をフリツプフロツ
プ１５を介して遅らせた後、論理積ゲート１６へ
入力する。また第２の否定論理和ゲート１４の出
力を上記論理積ゲート１６へ入力してその論理出
力を得る。
なお第３図に示す回路ではクロツクclockの立
上りおよび立下りでデータDATAをシフトする
ことができるので、第１図に示す回路と同じ速さ
でデータDATAをシフトするためにはクロツク
信号ckは1/2の周波数でよい。そこでクロツク
clockをフリツプフロツプ１７により1/2の周波数
に分周してクロツク信号ckを得、第１、第２の
シフトレジスタ１１，１２、フリツプフロツプ１
５へそれぞれ与えるようにしている。
上りおよび立下りでデータDATAをシフトする
ことができるので、第１図に示す回路と同じ速さ
でデータDATAをシフトするためにはクロツク
信号ckは1/2の周波数でよい。そこでクロツク
clockをフリツプフロツプ１７により1/2の周波数
に分周してクロツク信号ckを得、第１、第２の
シフトレジスタ１１，１２、フリツプフロツプ１
５へそれぞれ与えるようにしている。
このような構成であれば第４図に示すタイムチ
ヤートのようなクロツクclock（第４図ａ）をフリ
ツプフロツプ１７により1/2に分周してクロツク
信号ck（第４図ｂ）を得、第１、第２の各シフト
レジスタ１１，１２へ入力する。またこの第１、
第２の各シフトレジスタ１１，１２へは任意の内
容のデータ（第４図ｃ）を与える。
ヤートのようなクロツクclock（第４図ａ）をフリ
ツプフロツプ１７により1/2に分周してクロツク
信号ck（第４図ｂ）を得、第１、第２の各シフト
レジスタ１１，１２へ入力する。またこの第１、
第２の各シフトレジスタ１１，１２へは任意の内
容のデータ（第４図ｃ）を与える。
そして、第１のシフトレジスタ１１の各ビツト
の内容が全てゼロになると、それによつて第１の
否定論理和ゲート１３の論理条件が成立してその
出力（第４図ｄ）は“１”レベルとなる。また同
様に第２のシフトレジスタ１２の各ビツトの内容
が全てゼロになると、それによつて第２の否定論
理和ゲート１４の論理条件が成立してその出力
（第４図ｅ）は“１”レベルとなる。そして第１
の否定論理和ゲート１３の出力はフリツプフロツ
プ１５により1/2クロツクだけ遅れた遅延信号
（第４図ｆ）となる。そしてこの遅延信号と第２
の否定論理和ゲート１４の出力とを論理積ゲート
１６へ与えてその論理積を得、この信号が第１、
第２のシフトレジスタ１１，１２における全ビツ
トの内容が“０”の状態を検出したオールゼロの
検出信号となる。
の内容が全てゼロになると、それによつて第１の
否定論理和ゲート１３の論理条件が成立してその
出力（第４図ｄ）は“１”レベルとなる。また同
様に第２のシフトレジスタ１２の各ビツトの内容
が全てゼロになると、それによつて第２の否定論
理和ゲート１４の論理条件が成立してその出力
（第４図ｅ）は“１”レベルとなる。そして第１
の否定論理和ゲート１３の出力はフリツプフロツ
プ１５により1/2クロツクだけ遅れた遅延信号
（第４図ｆ）となる。そしてこの遅延信号と第２
の否定論理和ゲート１４の出力とを論理積ゲート
１６へ与えてその論理積を得、この信号が第１、
第２のシフトレジスタ１１，１２における全ビツ
トの内容が“０”の状態を検出したオールゼロの
検出信号となる。
このようにすればクロツク信号の立上りで動作
する第１のシフトレジスタ１１と、クロツク信号
の立上りで動作する第２のシフトレジスタ１２と
を並列に設け、データを両レジスタ１１，１２へ
交互に振り分けることになる。したがつて、第１
図に示す従来の回路と同じ転送速度でデータ
DATAをシフトするためには、第３図のクロツ
ク信号ckは第１図のクロツクclockの1/2の周波
数でよい。したがつて、第３図に示す回路によれ
ば全ビツト“０”の検出信号を得られる期間はク
ロツク信号ckの１周期、すなわちクロツクclock
の２周期に相当し、検出期間を長くでき、それに
よつて誤動作を起す確率を減じることができる。
また、シフトレジスタを２組に分け、各組におい
て全ビツト“０”を検出するようにしているので
各シフトレジスタの全ビツトの論理和を得る論理
和ゲートの入力端子数を半分にでき集積回路設計
を簡単に行なうことができる。
する第１のシフトレジスタ１１と、クロツク信号
の立上りで動作する第２のシフトレジスタ１２と
を並列に設け、データを両レジスタ１１，１２へ
交互に振り分けることになる。したがつて、第１
図に示す従来の回路と同じ転送速度でデータ
DATAをシフトするためには、第３図のクロツ
ク信号ckは第１図のクロツクclockの1/2の周波
数でよい。したがつて、第３図に示す回路によれ
ば全ビツト“０”の検出信号を得られる期間はク
ロツク信号ckの１周期、すなわちクロツクclock
の２周期に相当し、検出期間を長くでき、それに
よつて誤動作を起す確率を減じることができる。
また、シフトレジスタを２組に分け、各組におい
て全ビツト“０”を検出するようにしているので
各シフトレジスタの全ビツトの論理和を得る論理
和ゲートの入力端子数を半分にでき集積回路設計
を簡単に行なうことができる。
以上のように本発明によれば、データの転送速
度を一定とすればクロツク信号の周波数を半分に
でき、それによつて全ビツト“０”を検出する検
出期間を２倍にできるので誤動作を防止すること
ができ、高速化に適応することができるオールゼ
ロの検出回路を提供することができる。
度を一定とすればクロツク信号の周波数を半分に
でき、それによつて全ビツト“０”を検出する検
出期間を２倍にできるので誤動作を防止すること
ができ、高速化に適応することができるオールゼ
ロの検出回路を提供することができる。
第１図は従来のオールゼロの検出回路の一例を
示すブロツク図、第２図は第１図に示す回路の動
作を説明する波形図、第３図は本発明の一実施例
を示すブロツク図、第４図は第３図に示す回路の
動作を説明する波形図である。 １１……第１のシフトレジスタ、１２……第２
のシフトレジスタ、１３，１４……論理和ゲー
ト、１６……論理積ゲート。
示すブロツク図、第２図は第１図に示す回路の動
作を説明する波形図、第３図は本発明の一実施例
を示すブロツク図、第４図は第３図に示す回路の
動作を説明する波形図である。 １１……第１のシフトレジスタ、１２……第２
のシフトレジスタ、１３，１４……論理和ゲー
ト、１６……論理積ゲート。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号の立上りで動作する第１のシフ
トレジスタと、クロツク信号の立下りで動作する
第２のシフトレジスタと、上記第１のシフトレジ
スタの全ビツトの論理和を得る第１の論理和ゲー
トと、上記第２のシフトレジスタの全ビツトの論
理和を得る第２の論理和ゲートと、上記第１およ
び第２の論理和ゲートの出力の論理積を得る論理
積ゲートとを具備するオールゼロの検出回路。 ２ 特許請求の範囲第１項記載のものにおいて、
第１の論理和ゲートの出力をクロツク信号の半周
期分だけ遅らせるフリツプフロツプを設け、この
フリツプフロツプの出力を論理積ゲートへ与える
ことを特徴とするオールゼロの検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939083A JPS60100825A (ja) | 1983-11-08 | 1983-11-08 | オ−ルゼロの検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939083A JPS60100825A (ja) | 1983-11-08 | 1983-11-08 | オ−ルゼロの検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100825A JPS60100825A (ja) | 1985-06-04 |
| JPH0457130B2 true JPH0457130B2 (ja) | 1992-09-10 |
Family
ID=16572107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20939083A Granted JPS60100825A (ja) | 1983-11-08 | 1983-11-08 | オ−ルゼロの検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100825A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661814B1 (en) * | 1993-12-28 | 1999-03-31 | STMicroelectronics S.r.l. | End-of-count detecting device, particularly for nonvolatile memories |
-
1983
- 1983-11-08 JP JP20939083A patent/JPS60100825A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100825A (ja) | 1985-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4774686A (en) | Serial digital signal processing circuitry | |
| US5381455A (en) | Interleaved shift register | |
| US6434588B1 (en) | Binary counter with low power consumption | |
| JPH0457130B2 (ja) | ||
| US3671960A (en) | Four phase encoder system for three frequency modulation | |
| US4763297A (en) | Monolithic integrated digital circuit including an internal clock generator and circuitry for processing multi-digit signals | |
| JP2555978B2 (ja) | 分周回路 | |
| JP3431754B2 (ja) | 同期式カウンタ | |
| US5706322A (en) | Precision time of day counter | |
| JPH0683066B2 (ja) | カウンタ回路 | |
| SU1597880A1 (ru) | Накапливающий сумматор | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JP2643470B2 (ja) | 同期カウンタ | |
| JP2690516B2 (ja) | リングカウンタ | |
| JPS61289741A (ja) | 連送保護回路 | |
| JPS62126717A (ja) | 直並列変換回路 | |
| SU920710A1 (ru) | Сумматор последовательного действи | |
| JP2563238B2 (ja) | カウンタ回路 | |
| JPH0779247B2 (ja) | デコ−ド回路 | |
| JP2664755B2 (ja) | 非同期カウンタ回路 | |
| JPS62104337A (ja) | フレ−ムパルスの検出回路 | |
| JP3312391B2 (ja) | ｎ並列データのｍ回連続一致検出回路 | |
| JPH08212794A (ja) | シフトレジスタ | |
| JPS6143012A (ja) | デジタルフイルタ | |
| JPS6160456B2 (ja) |