JPS62104337A - フレ−ムパルスの検出回路 - Google Patents
フレ−ムパルスの検出回路Info
- Publication number
- JPS62104337A JPS62104337A JP60245374A JP24537485A JPS62104337A JP S62104337 A JPS62104337 A JP S62104337A JP 60245374 A JP60245374 A JP 60245374A JP 24537485 A JP24537485 A JP 24537485A JP S62104337 A JPS62104337 A JP S62104337A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- shift register
- flip
- frame pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信装置のフレーム同期回路の一
部を構成するフレームパルスの検出回路に関し、特に高
速動作に適する並列型のフレームパルス検出回路に関す
るものである。
部を構成するフレームパルスの検出回路に関し、特に高
速動作に適する並列型のフレームパルス検出回路に関す
るものである。
ディジタル通信においては情報の区切りをつけるために
、フレームパルスと呼ばれる特定のパターンを挿入し、
これを検出する事によって情報の区切りをつけるといさ
手段を取る場合が多い。そのため、ディジタル通信装置
ではフレームパルス検出回路がしばしば必要とされる。
、フレームパルスと呼ばれる特定のパターンを挿入し、
これを検出する事によって情報の区切りをつけるといさ
手段を取る場合が多い。そのため、ディジタル通信装置
ではフレームパルス検出回路がしばしば必要とされる。
ここでフレームパルスとして”１１１００１０００’を
例に考える。＠１１１００１０００’のフレームパルス
を検出するには第２図の回路が使用でき、構成が簡単で
ある事から従来より広く用いられている。第２図におい
て、１〜９のＤ形のフリップフロップは、データの入力
端子１１から入力される信号をレフトするシフトレジス
タＳＲを構成しており、＠１１１００１０００”の信号
が入力されて、それが図示のようにＤフリッププロップ
１〜９の出力ＫｉＡわれると、１０のアンド形のゲート
の入力は全て＠１”となって、出力端子１３には１１”
が出力され、’ １１’１００１０００ ’のフレーム
パルスが検出された事を示す。なお、第２図の回路のＤ
フリップフロップ１〜９によるシフトレジスタＳＲの長
さは、明らかにフレームパルスの長さと同一とする必要
がある。また図中１２はクロックの入力端子である。
例に考える。＠１１１００１０００’のフレームパルス
を検出するには第２図の回路が使用でき、構成が簡単で
ある事から従来より広く用いられている。第２図におい
て、１〜９のＤ形のフリップフロップは、データの入力
端子１１から入力される信号をレフトするシフトレジス
タＳＲを構成しており、＠１１１００１０００”の信号
が入力されて、それが図示のようにＤフリッププロップ
１〜９の出力ＫｉＡわれると、１０のアンド形のゲート
の入力は全て＠１”となって、出力端子１３には１１”
が出力され、’ １１’１００１０００ ’のフレーム
パルスが検出された事を示す。なお、第２図の回路のＤ
フリップフロップ１〜９によるシフトレジスタＳＲの長
さは、明らかにフレームパルスの長さと同一とする必要
がある。また図中１２はクロックの入力端子である。
しかしながら第２図の回路は、以下に述べる理由から、
そのままでは高速動作をさせる事はできない。すなわち
、第２図の回路においてＤフリップフロック１〜９で構
成されるシフトレジスタＳＲは、その途中から信号を引
出しているタップ付シフトレジスタとなっているが、動
作が高速になるとＤフリップフロックに入力されるクロ
ックが同時に変化せず、デー）１０に入力される信号に
時間のずれが生じる。その結果、アンドグー）１００入
力が同時に＠１１となる時間が短くなり、極端な場合に
は同時に″１”とならなくなってしまう。この現象はタ
ップ付シフトレジスタが長いはと発生しやすい。フレー
ムパルスは誤同期を防止する為に長くすることが多く、
フレームパルスと同じ長さのタップ付シフトレジスタを
使用する従来の回路は高速動作を必要とされる場合に非
常に不利となる欠点がある。
そのままでは高速動作をさせる事はできない。すなわち
、第２図の回路においてＤフリップフロック１〜９で構
成されるシフトレジスタＳＲは、その途中から信号を引
出しているタップ付シフトレジスタとなっているが、動
作が高速になるとＤフリップフロックに入力されるクロ
ックが同時に変化せず、デー）１０に入力される信号に
時間のずれが生じる。その結果、アンドグー）１００入
力が同時に＠１１となる時間が短くなり、極端な場合に
は同時に″１”とならなくなってしまう。この現象はタ
ップ付シフトレジスタが長いはと発生しやすい。フレー
ムパルスは誤同期を防止する為に長くすることが多く、
フレームパルスと同じ長さのタップ付シフトレジスタを
使用する従来の回路は高速動作を必要とされる場合に非
常に不利となる欠点がある。
本発明は、従来回路に存する上述の欠点を解消するため
になされたものであり、したがって本発明の目的は高速
動作に適するフレームパルスの検出回路を提供する事に
ある。
になされたものであり、したがって本発明の目的は高速
動作に適するフレームパルスの検出回路を提供する事に
ある。
本発明によるフレームパルスの検出回路は、フレームパ
ルスを入力してシフトするための、該フレームパルスの
長さよりも短いタップ付シフトレジスタと、該タップ付
きシフトレジスタの各出力に接続されて、前記フレーム
パルスの一部を検出する第１のゲート手段と、該第１の
ゲート手段の一部出力を遅延するためのタップ無しシフ
トレジスタと、該タップ無しシフトレジスタの出力なら
びに前記第１のゲート手段の一部出力を検出するための
第２のゲート手段とを備えているから、タップ付きシフ
トレジスタをフレームパルスよりも短くできるため、フ
レームパルスの検出を高速動作で行なうことができる。
ルスを入力してシフトするための、該フレームパルスの
長さよりも短いタップ付シフトレジスタと、該タップ付
きシフトレジスタの各出力に接続されて、前記フレーム
パルスの一部を検出する第１のゲート手段と、該第１の
ゲート手段の一部出力を遅延するためのタップ無しシフ
トレジスタと、該タップ無しシフトレジスタの出力なら
びに前記第１のゲート手段の一部出力を検出するための
第２のゲート手段とを備えているから、タップ付きシフ
トレジスタをフレームパルスよりも短くできるため、フ
レームパルスの検出を高速動作で行なうことができる。
以下に本発明を、その実施例について図面を参照して説
明する。
明する。
第１図は本発明による一実施例を示すブロック図で、第
２図の場合と同じ＜ ＠１１１００１０００”のフレー
ムパルスを検出する場合をしめす。第１のＤ形のフリッ
プフロップ１はＤ端子がデータの入力端子１７に接続さ
れると共に、Ｔ端子がクロックの入力端子１８に接続さ
れている。第２のＤ形フリップフロップ２はＤ端子が前
段のフリッププロップ１のＱ端子に、第３のＤ形のフリ
ップフロップ３はＤ端子が第２のフリップフロップ３の
Ｑ端子に接続され、これらフリッププロップ２，３のＴ
端子はそれぞれクロックの入力端子１８に接続されてい
る。
２図の場合と同じ＜ ＠１１１００１０００”のフレー
ムパルスを検出する場合をしめす。第１のＤ形のフリッ
プフロップ１はＤ端子がデータの入力端子１７に接続さ
れると共に、Ｔ端子がクロックの入力端子１８に接続さ
れている。第２のＤ形フリップフロップ２はＤ端子が前
段のフリッププロップ１のＱ端子に、第３のＤ形のフリ
ップフロップ３はＤ端子が第２のフリップフロップ３の
Ｑ端子に接続され、これらフリッププロップ２，３のＴ
端子はそれぞれクロックの入力端子１８に接続されてい
る。
なお、これらのフリッププロップ１，２．３は。
タップ付のシフトレジスタＳＲｔを構成している。
第１のアンド形のゲート４は、３個のプリップフロップ
１，２．３の各Ｑ端子に接続されて、これらの信号の論
理積を出力する。第２のアンド形のゲート５は、第１の
フリップフロップ１のＱ端子、ならびに第２、第３のプ
リップフロップ２゜３の各ｑ端子にそれぞれ接続されて
、これらの信号の論理積を出力する。第３のアンド形の
ゲート６は、３個のフリッププロップ１．２．３の各（
端子に接続されて、これらの信号の論理積を出力する。
１，２．３の各Ｑ端子に接続されて、これらの信号の論
理積を出力する。第２のアンド形のゲート５は、第１の
フリップフロップ１のＱ端子、ならびに第２、第３のプ
リップフロップ２゜３の各ｑ端子にそれぞれ接続されて
、これらの信号の論理積を出力する。第３のアンド形の
ゲート６は、３個のフリッププロップ１．２．３の各（
端子に接続されて、これらの信号の論理積を出力する。
Ｄ形のフリップフロップ７はＤ端子が第１のゲート４の
出力に接続され、Ｄ形のフリップフロップ８はＤ端子が
前段のフリップフロップ７のＱ端子に接続され、以下同
様にして４個のＤ形のフリップフロップ９〜１２が接続
されている。なお、各プリップフロップ７〜１２のＴ端
子はクロックの入力端子１８に接続されており、これら
６個のフリップフロップ７〜１２はタップ無しの第１の
シフトレジスタＳＲ，を構成している。
出力に接続され、Ｄ形のフリップフロップ８はＤ端子が
前段のフリップフロップ７のＱ端子に接続され、以下同
様にして４個のＤ形のフリップフロップ９〜１２が接続
されている。なお、各プリップフロップ７〜１２のＴ端
子はクロックの入力端子１８に接続されており、これら
６個のフリップフロップ７〜１２はタップ無しの第１の
シフトレジスタＳＲ，を構成している。
Ｄ形のプリップフロップ１３はＤ端子が第２のゲート５
の出力に接続され、Ｄ形のフリップフロップ１４はＤ端
子が前段のプリップフロップ１３のＱ端子に接続され、
以下同様にしてＤ形のフリップフロップ１５が接続され
ている。なお、各フリップフロップ１３〜１５のＴ端子
はクロックの入力端子１８に接続されており、これら３
個のフリップフロップ１３〜１５はタップ無しの第２の
シフトレジスタＳＲ１を構成している。
の出力に接続され、Ｄ形のフリップフロップ１４はＤ端
子が前段のプリップフロップ１３のＱ端子に接続され、
以下同様にしてＤ形のフリップフロップ１５が接続され
ている。なお、各フリップフロップ１３〜１５のＴ端子
はクロックの入力端子１８に接続されており、これら３
個のフリップフロップ１３〜１５はタップ無しの第２の
シフトレジスタＳＲ１を構成している。
第４のアンド形のゲート１６は、第１のシフトレジスタ
ＳＲ，を構成するフリップフロップ１２のＱ端子に接続
されると共に、第２のシフトレジスタＳＲ，を構成する
フリップフロップ１５のＱ端子に接続され、さらに第３
のゲート６の出力に接続されて、これらの信号の論理積
を出力端子１９に出力する。
ＳＲ，を構成するフリップフロップ１２のＱ端子に接続
されると共に、第２のシフトレジスタＳＲ，を構成する
フリップフロップ１５のＱ端子に接続され、さらに第３
のゲート６の出力に接続されて、これらの信号の論理積
を出力端子１９に出力する。
言い換えると、フリップフロップ１〜３は、タップ付の
シフトレジスタ８Ｒｔを構成し、そのタップはゲート４
〜６に接続されている。ゲート４〜６は＠１１１００１
０００”の一部を検出するものであり、ゲート４は＠１
１１’を、ゲート５は＠００１”を、ゲート６は＠００
０“をそれぞれ検出する。ゲート４゜５の出力に接続さ
れているクリッププロップ７〜１５は、タップ無しの第
１．第２のＶブトレジスタＳＲ１，ＳＲ，を構成してい
る。この第１．第２のシフトレジスタＳＲ，，ＳＲ，は
、ゲート４，５，６がそれぞれ＠１１１”、”００１”
、 ＠ｏｏｏ”を検出するタイミングが異なるのを補正
する為のものである。
シフトレジスタ８Ｒｔを構成し、そのタップはゲート４
〜６に接続されている。ゲート４〜６は＠１１１００１
０００”の一部を検出するものであり、ゲート４は＠１
１１’を、ゲート５は＠００１”を、ゲート６は＠００
０“をそれぞれ検出する。ゲート４゜５の出力に接続さ
れているクリッププロップ７〜１５は、タップ無しの第
１．第２のＶブトレジスタＳＲ１，ＳＲ，を構成してい
る。この第１．第２のシフトレジスタＳＲ，，ＳＲ，は
、ゲート４，５，６がそれぞれ＠１１１”、”００１”
、 ＠ｏｏｏ”を検出するタイミングが異なるのを補正
する為のものである。
上述の構成からなる第１図の実施例は、フリッププロッ
プ１２．、１５の出力とゲート６の出力とが同時に＠１
”となれば、＠１１１００１０００’のフレームパルス
が検出されたことになり、出力端子１９の出力は′″１
”になる。すなわち、本発明の実施例による第１図の回
路は、従来例の第２図の回路と同一の機能を有する。
プ１２．、１５の出力とゲート６の出力とが同時に＠１
”となれば、＠１１１００１０００’のフレームパルス
が検出されたことになり、出力端子１９の出力は′″１
”になる。すなわち、本発明の実施例による第１図の回
路は、従来例の第２図の回路と同一の機能を有する。
なお、デー）４，５．６はフレームパルスの一部を検出
する第１のゲート手段を構成し、ゲート１６はタップ無
しシフトレジスタＳＲ，，ＳＲ，の出力ならびに、第１
のゲート手段の一部を構成するゲート６の出力を検出す
るための第２のゲート手段を構成する。
する第１のゲート手段を構成し、ゲート１６はタップ無
しシフトレジスタＳＲ，，ＳＲ，の出力ならびに、第１
のゲート手段の一部を構成するゲート６の出力を検出す
るための第２のゲート手段を構成する。
ここで、実施例の第１図の回路と従来例の第２図の回路
とを比較すると、本発明による実施例の回路は、入力を
シフトするタップ付シフトレジスタＳＲｔが短くなって
いる。その反面、本発Ｆ！ＡＫよる実施例の回路ではタ
ップ無しシフトレジスタＳＲ１，ＳＲ，が新たに必要と
なフている。しかし、タップ無しシフトレジスタはタッ
プ付きソフトレジスタよりも高速動作が可能であり、全
体として本発明による実施例の回路は従来の回路に比べ
て高速動作が可能となっている。
とを比較すると、本発明による実施例の回路は、入力を
シフトするタップ付シフトレジスタＳＲｔが短くなって
いる。その反面、本発Ｆ！ＡＫよる実施例の回路ではタ
ップ無しシフトレジスタＳＲ１，ＳＲ，が新たに必要と
なフている。しかし、タップ無しシフトレジスタはタッ
プ付きソフトレジスタよりも高速動作が可能であり、全
体として本発明による実施例の回路は従来の回路に比べ
て高速動作が可能となっている。
以上説明したよ５に本発明は、入力をシフトする為の、
フレームパルスより短いタップ付きシフトレジスタと、
その出力に接続されてフレームパルスの一部を検出する
第１のゲート回路と、該ゲート回路の出力を遅延させる
為のタップ無しシフトレジスタと、その出力に接続され
る第２のゲート回路とを有して、フレームパルスの一部
な／［次検出することにより、タップ付きシフトレジス
タをフレームパルスよりも短いものにできるため、高速
動作を可能とする効果がある。
フレームパルスより短いタップ付きシフトレジスタと、
その出力に接続されてフレームパルスの一部を検出する
第１のゲート回路と、該ゲート回路の出力を遅延させる
為のタップ無しシフトレジスタと、その出力に接続され
る第２のゲート回路とを有して、フレームパルスの一部
な／［次検出することにより、タップ付きシフトレジス
タをフレームパルスよりも短いものにできるため、高速
動作を可能とする効果がある。
第１図は本発明による一実施例を示すブロック図、第２
図は従来例を示すブロック図である。 ＳＲｔ ・・・・・・・・・・・・・・・タップ付き
シフトレジスタ４．５，６・・・・・・・・・・・・ゲ
ート（第１のゲート手段）ＳＲ，、ＳＲ１・・・・・・
・・・タップ無しシフトレジスタ１６ ・・・・・・
・・・・・・・・・・・・ゲート（第２のゲート手段）
。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋 １ ゛（−一□
図は従来例を示すブロック図である。 ＳＲｔ ・・・・・・・・・・・・・・・タップ付き
シフトレジスタ４．５，６・・・・・・・・・・・・ゲ
ート（第１のゲート手段）ＳＲ，、ＳＲ１・・・・・・
・・・タップ無しシフトレジスタ１６ ・・・・・・
・・・・・・・・・・・・ゲート（第２のゲート手段）
。 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋 １ ゛（−一□
Claims (1)
- 【特許請求の範囲】 フレームパルスを入力してシフトするための、該フレー
ムパルスの長さよりも短いタップ付きシフトレジスタと
、 該タップ付きシフトレジスタの各出力に接続されて、前
記フレームパルスの一部を検出する第１のゲート手段と
、 該第１のゲート手段の一部出力を遅延するためのタップ
無しシフトレジスタと、 該タップ無しシフトレジスタの出力ならびに前記第１の
ゲート手段の一部出力を検出するための第２のゲート手
段と、 を備えているフレームパルスの検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245374A JPS62104337A (ja) | 1985-10-31 | 1985-10-31 | フレ−ムパルスの検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245374A JPS62104337A (ja) | 1985-10-31 | 1985-10-31 | フレ−ムパルスの検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104337A true JPS62104337A (ja) | 1987-05-14 |
Family
ID=17132708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245374A Pending JPS62104337A (ja) | 1985-10-31 | 1985-10-31 | フレ−ムパルスの検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7924125B2 (en) | 2006-04-18 | 2011-04-12 | Toyota Jidosha Kabushiki Kaisha | Stop lamp switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253345A (ja) * | 1984-05-30 | 1985-12-14 | Fujitsu Ltd | フレ−ム同期パタ−ン検出方式 |
-
1985
- 1985-10-31 JP JP60245374A patent/JPS62104337A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253345A (ja) * | 1984-05-30 | 1985-12-14 | Fujitsu Ltd | フレ−ム同期パタ−ン検出方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7924125B2 (en) | 2006-04-18 | 2011-04-12 | Toyota Jidosha Kabushiki Kaisha | Stop lamp switch |
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