JP2563238B2 - カウンタ回路 - Google Patents
カウンタ回路Info
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- JP2563238B2 JP2563238B2 JP58168753A JP16875383A JP2563238B2 JP 2563238 B2 JP2563238 B2 JP 2563238B2 JP 58168753 A JP58168753 A JP 58168753A JP 16875383 A JP16875383 A JP 16875383A JP 2563238 B2 JP2563238 B2 JP 2563238B2
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- borrow
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、２進カウント動作を行なうカウンタ回路に
係り、特にキヤリー信号の遅れによる誤動作の防止に関
する。
係り、特にキヤリー信号の遅れによる誤動作の防止に関
する。
第１図は従来の２進カウント動作を行なうカウンタの
一例を示す回路図である。そしてEX−NOR（否定排他論
理和）ゲート１およびOR（論理和）ゲート２の各一方の
入力端子をボロー（桁仮り）入力BInとし、各他方の入
力端子をＤ型フリツプフロツプ３のQn出力に接続する。
そしてORゲート２の出力をボロー（桁仮り）出力BOnと
し、またフリツプフロツプ３のクロツク入力CLKにクロ
ツク信号CLOCKを与える。
一例を示す回路図である。そしてEX−NOR（否定排他論
理和）ゲート１およびOR（論理和）ゲート２の各一方の
入力端子をボロー（桁仮り）入力BInとし、各他方の入
力端子をＤ型フリツプフロツプ３のQn出力に接続する。
そしてORゲート２の出力をボロー（桁仮り）出力BOnと
し、またフリツプフロツプ３のクロツク入力CLKにクロ
ツク信号CLOCKを与える。
このようにすれば第２図に示すタイムチヤートのよう
にボロー（桁仮り）入力BInが“0"でクロツク信号CLOCK
が立下つたときに出力Qnが反転する。またボロー（桁仮
り）出力BOnはフリツプフロツプ３の出力Qnが決定され
ｚから時間ｔ後に決定されることになる。
にボロー（桁仮り）入力BInが“0"でクロツク信号CLOCK
が立下つたときに出力Qnが反転する。またボロー（桁仮
り）出力BOnはフリツプフロツプ３の出力Qnが決定され
ｚから時間ｔ後に決定されることになる。
したがつて、第１図に示すような回路を第2A図に示す
ようにｎ個だけ縦続接続してカウンタを構成することが
できる。例えば、第１図に示すような回路を16個縦続接
続にして16ビツトカウンタを構成し、１ビツトのボロー
（桁仮り）出力Bonの伝達時間をｔ秒とすれば最上位ビ
ツトの出力Qnの変化に対してそのボロー（桁仮り）出力
BOnの応答時間Ｔはｔ×16秒となる。したがつて、この
ようなカウンタを用いたタイマで、たとえばカウント動
作の終了をボロー（桁仮り）出力BOnで制御するもので
は、カウント終了時間から応答時間Ｔだけ遅れてボロー
（桁仮り）出力BOnが出力されるために高精度にカウン
ト動作を行なえない問題があつた。
ようにｎ個だけ縦続接続してカウンタを構成することが
できる。例えば、第１図に示すような回路を16個縦続接
続にして16ビツトカウンタを構成し、１ビツトのボロー
（桁仮り）出力Bonの伝達時間をｔ秒とすれば最上位ビ
ツトの出力Qnの変化に対してそのボロー（桁仮り）出力
BOnの応答時間Ｔはｔ×16秒となる。したがつて、この
ようなカウンタを用いたタイマで、たとえばカウント動
作の終了をボロー（桁仮り）出力BOnで制御するもので
は、カウント終了時間から応答時間Ｔだけ遅れてボロー
（桁仮り）出力BOnが出力されるために高精度にカウン
ト動作を行なえない問題があつた。
したがつて、第１図に示す回路を縦続に接続したカウ
ンタで、たとえば第３図に示すようにｘ段目の状態をQ
x、ボロー出力をBOxとし、次段のｙ段目の状態をQy、そ
のボロー出力をBOyとする。そして出力Qxに対するその
ボロー出力の応答時間をtx、出力Qyに対するそのボロー
出力の応答時間をtyとするとtx＜tyを満足できない場合
はボロー出力BOyにヒゲ状のパルスを発生する。すなわ
ちボロー出力Boyは前段のボロー出力BOxと自らの出力Qy
の論理和である。したがつて上述の応答時間に関する条
件tx＜tyを満足できない場合はボロー出力BOxの遅れに
よりボロー出力BOY＝０の状態を生じる。しかしながら
上記、応答時間に関する条件は回路構成からは補償され
ていない。すなわち第１図に示すような従来のカウンタ
ではボロー出力の遅れによるヒゲ状のパルスに対しては
何ら補償がなされないことになる。そしてこのようなヒ
ゲ状のパルスは、特にボロー出力によりカウンタの制御
を行なう場合に重大な誤動作の原因となる。
ンタで、たとえば第３図に示すようにｘ段目の状態をQ
x、ボロー出力をBOxとし、次段のｙ段目の状態をQy、そ
のボロー出力をBOyとする。そして出力Qxに対するその
ボロー出力の応答時間をtx、出力Qyに対するそのボロー
出力の応答時間をtyとするとtx＜tyを満足できない場合
はボロー出力BOyにヒゲ状のパルスを発生する。すなわ
ちボロー出力Boyは前段のボロー出力BOxと自らの出力Qy
の論理和である。したがつて上述の応答時間に関する条
件tx＜tyを満足できない場合はボロー出力BOxの遅れに
よりボロー出力BOY＝０の状態を生じる。しかしながら
上記、応答時間に関する条件は回路構成からは補償され
ていない。すなわち第１図に示すような従来のカウンタ
ではボロー出力の遅れによるヒゲ状のパルスに対しては
何ら補償がなされないことになる。そしてこのようなヒ
ゲ状のパルスは、特にボロー出力によりカウンタの制御
を行なう場合に重大な誤動作の原因となる。
またこのボロー出力をカウンタの外部の回路へ与えて
同期化するためには、カウント終了のクロツクの立下り
よりも１クロツク分遅らせることになり動作に遅れを生
じ、また回路構成も複雑になる。
同期化するためには、カウント終了のクロツクの立下り
よりも１クロツク分遅らせることになり動作に遅れを生
じ、また回路構成も複雑になる。
本発明は上記の事情に鑑みてなされたもので、カウン
タの状態の出力に対してボロー出力の遅れを生じないカ
ウンタ回路を提供することを目的とするものである。
タの状態の出力に対してボロー出力の遅れを生じないカ
ウンタ回路を提供することを目的とするものである。
すなわち本発明は、前段のボロー出力を与えられてカ
ウント動作を行なうフリツプフロツプとは別に当該カウ
ンタのボロー出力を決定する論理ゲートを設け、この出
力により上記フリツプフロツプの出力に先だつて先読み
のボロー出力を得ることを特徴とするものである。
ウント動作を行なうフリツプフロツプとは別に当該カウ
ンタのボロー出力を決定する論理ゲートを設け、この出
力により上記フリツプフロツプの出力に先だつて先読み
のボロー出力を得ることを特徴とするものである。
〔発明の実施例〕 以下本発明の一実施例を第４図に示すブロツク図を参
照して詳細に説明する。第４図において11はEX−NORゲ
ートで一方の入力端子をボロー（桁仮り）入力BInと
し、他方の入力端子をＤ型の第１のフリツプフロツプ12
のQn出力に接続しカウント内容を与える。そしてEX−NO
Rゲート11の出力をスイツチ13の一方の接点へ与え、こ
の他方の接点へはプリセツトデータPDを与える。そして
このスイツチ13の選択した信号を第１のフリツプフロツ
プ12をのデータ入力ＤおよびORゲート14の一方の入力へ
与える。またこのORゲート14の他方の入力へは先読みボ
ロー入力NEXT BInを与える。そして、このORゲート14の
出力をＤ型の第２のフリツプフロツプ15のデータ入力Ｄ
へ与えるとともに先読みボロー出力NEXT BOnとして出力
する。そして第２のフリツプフロツプ15の出力Qnをボロ
ー（桁仮り）出力BOnとして出力する。なお第１、第２
のフリツプフロツプ12,15のクロツク入力CLKにはクロツ
ク信号CLOCKを与える。
照して詳細に説明する。第４図において11はEX−NORゲ
ートで一方の入力端子をボロー（桁仮り）入力BInと
し、他方の入力端子をＤ型の第１のフリツプフロツプ12
のQn出力に接続しカウント内容を与える。そしてEX−NO
Rゲート11の出力をスイツチ13の一方の接点へ与え、こ
の他方の接点へはプリセツトデータPDを与える。そして
このスイツチ13の選択した信号を第１のフリツプフロツ
プ12をのデータ入力ＤおよびORゲート14の一方の入力へ
与える。またこのORゲート14の他方の入力へは先読みボ
ロー入力NEXT BInを与える。そして、このORゲート14の
出力をＤ型の第２のフリツプフロツプ15のデータ入力Ｄ
へ与えるとともに先読みボロー出力NEXT BOnとして出力
する。そして第２のフリツプフロツプ15の出力Qnをボロ
ー（桁仮り）出力BOnとして出力する。なお第１、第２
のフリツプフロツプ12,15のクロツク入力CLKにはクロツ
ク信号CLOCKを与える。
なお第４図に示すブロツク図は、立下りラツチのＤ型
のフリツプフロツプ12,15とEX−NORゲート11を用いてダ
ウンカウンタを構成しているが、アツプカウンタを構成
する場合は、上記EX−NORゲート11にかえて排他論理和
ゲート（EX−ORゲート）を用い、またORゲート14にかえ
て論理積ゲート（ANDゲート）を用いればよい。
のフリツプフロツプ12,15とEX−NORゲート11を用いてダ
ウンカウンタを構成しているが、アツプカウンタを構成
する場合は、上記EX−NORゲート11にかえて排他論理和
ゲート（EX−ORゲート）を用い、またORゲート14にかえ
て論理積ゲート（ANDゲート）を用いればよい。
またこのカウンタを動作させる場合は、カウントスタ
ートのクロツクの立下りにおいて出力Qnとボロー（桁仮
り）出力BOnに正しい値が得られるようにスイツチ13を
切換えてプリセツトデータを与えこの後、スイツチ13を
復帰させる。
ートのクロツクの立下りにおいて出力Qnとボロー（桁仮
り）出力BOnに正しい値が得られるようにスイツチ13を
切換えてプリセツトデータを与えこの後、スイツチ13を
復帰させる。
第５図は第４図に示すカウンタの具体的回路構成を示
すもので、第４図と同一部分には同一符号を付与して示
す。すなわちアンドゲート11a、ノアゲート11b,11cおよ
びクロツクが印加されたときのみインバータ動作するイ
ンバータ（以後、クロツクドインバータと言う）11dに
よりEX−ORゲート11を構成する。そしてボロー（桁仮
り）入力BInをアンドゲート11a、ノアゲート11bの各一
方の入力へ与え、このアンドゲート11a、ノアゲート11b
の出力をノアゲート11cの入力へそれぞれ与える。そし
てこのノアゲート11cの出力をクロツクドインバータ11d
を介して出力しＤ型の第１のフリツプフロツプ12へ与え
る。第１のフリツプフロツプ12はクロツクドインバータ
12a,12bとインバータ12c,12dを交互に縦続に接続し、ま
たインバータ12c,12dに逆並列にクロツクドインバータ1
2e,12fを接続している。なおこのフリツプフロツプの出
力QnをEX−ORゲート11のアンドゲート11aおよびノアゲ
ート11bの各他方の入力へそれぞれ与えるようにしてい
る。そして14はORゲートで、ノアゲート14aの一方の入
力へ先読みボロー入力NEXT BInを与え他方の入力へEX−
ORゲート11の出力を与え、かつ上記ノアゲート14aの出
力をインバータ14bを介して第２のフリツプフロツプ15
へ与えるとともに先読みボロー出力NEXT BOnとして出力
するようにしている。上記第２のフリツプフロツプ15は
クロツクドインバータ15a,15bとインバータ15c,15dを交
互に縦続に接続し、またインバータ15c,15dに逆並列に
クロツクドインバータ15e,15fを接続している。そして
この第２のフリツプフロツプ15の出力をボロー（桁仮
り）出力BOnとする。またプリセツトデータPDをインバ
ータ16a、クロツクドインバータ16bを介して第１のフリ
ツプフロツプ12の入力へ与えるようにしている。
すもので、第４図と同一部分には同一符号を付与して示
す。すなわちアンドゲート11a、ノアゲート11b,11cおよ
びクロツクが印加されたときのみインバータ動作するイ
ンバータ（以後、クロツクドインバータと言う）11dに
よりEX−ORゲート11を構成する。そしてボロー（桁仮
り）入力BInをアンドゲート11a、ノアゲート11bの各一
方の入力へ与え、このアンドゲート11a、ノアゲート11b
の出力をノアゲート11cの入力へそれぞれ与える。そし
てこのノアゲート11cの出力をクロツクドインバータ11d
を介して出力しＤ型の第１のフリツプフロツプ12へ与え
る。第１のフリツプフロツプ12はクロツクドインバータ
12a,12bとインバータ12c,12dを交互に縦続に接続し、ま
たインバータ12c,12dに逆並列にクロツクドインバータ1
2e,12fを接続している。なおこのフリツプフロツプの出
力QnをEX−ORゲート11のアンドゲート11aおよびノアゲ
ート11bの各他方の入力へそれぞれ与えるようにしてい
る。そして14はORゲートで、ノアゲート14aの一方の入
力へ先読みボロー入力NEXT BInを与え他方の入力へEX−
ORゲート11の出力を与え、かつ上記ノアゲート14aの出
力をインバータ14bを介して第２のフリツプフロツプ15
へ与えるとともに先読みボロー出力NEXT BOnとして出力
するようにしている。上記第２のフリツプフロツプ15は
クロツクドインバータ15a,15bとインバータ15c,15dを交
互に縦続に接続し、またインバータ15c,15dに逆並列に
クロツクドインバータ15e,15fを接続している。そして
この第２のフリツプフロツプ15の出力をボロー（桁仮
り）出力BOnとする。またプリセツトデータPDをインバ
ータ16a、クロツクドインバータ16bを介して第１のフリ
ツプフロツプ12の入力へ与えるようにしている。
なおクロツクドインバータ12a,12f,15a,15fはクロツ
ク信号φで制御されインバータ動作し、クロツクドイン
バータ12d,12e,15d,15eはクロツク信号φの反転信号
で制御されインバータ動作する。またクロツクドインバ
ータ16bはラツチクロツクφＬ、クロツクドインバータ1
1dはラツチクロツクφＬの反転信号▲▼で制御され
インバータ動作するようにしている。
ク信号φで制御されインバータ動作し、クロツクドイン
バータ12d,12e,15d,15eはクロツク信号φの反転信号
で制御されインバータ動作する。またクロツクドインバ
ータ16bはラツチクロツクφＬ、クロツクドインバータ1
1dはラツチクロツクφＬの反転信号▲▼で制御され
インバータ動作するようにしている。
そしてこのようなカウンタを縦続に接続して、たとえ
ば２ビツトカウンタを構成する場合第６図に示すように
接続すればよい。すなわち、１段目のカウンタCUNT1の
ボロー出力BO0を２段目のカウンタCUNT2ボロー入力BI1
に接続し、同様に１段目のカウンタCUNT1の先読みボロ
ー出力NEXT BO0を２段目のカウンタCUNT2の先読みボロ
ー入力NEXT BI12に接続する。そして１段目のカウンタC
UNT1のボロー入力BI0、先読みボロー入力NEXT BI01を接
地電位に接続する。また１段目、２段目の各カウンタCU
NT1,CUNT2のクロツク端子にクロツクφを与え、ラツチ
クロツク入力にラツチクロツクφＬを与える。そして各
データ入力PD1,PD2へプリセツトデータを与える。
ば２ビツトカウンタを構成する場合第６図に示すように
接続すればよい。すなわち、１段目のカウンタCUNT1の
ボロー出力BO0を２段目のカウンタCUNT2ボロー入力BI1
に接続し、同様に１段目のカウンタCUNT1の先読みボロ
ー出力NEXT BO0を２段目のカウンタCUNT2の先読みボロ
ー入力NEXT BI12に接続する。そして１段目のカウンタC
UNT1のボロー入力BI0、先読みボロー入力NEXT BI01を接
地電位に接続する。また１段目、２段目の各カウンタCU
NT1,CUNT2のクロツク端子にクロツクφを与え、ラツチ
クロツク入力にラツチクロツクφＬを与える。そして各
データ入力PD1,PD2へプリセツトデータを与える。
このような構成であれば、１段目のカウンタCUNT1の
信号にはサフイツクス１を付与し、２段目のカウンタCU
NT2の信号にはサフイツクス２を付与すると第７図およ
び第８図に示すタイムチヤートのようになる。すなわ
ち、プリセツトデータPDにより全ビツトを“1"とし、図
示Ａでクロツクφは立下りカウント動作を開始する。し
たがつて、この時点Ａで全ビツトの出力Q0,Q2およびボ
ロー出力BO0,BO1が決定されるようにラツチクロツクφ
Ｌを与える必要がある。この場合、ラツチクロツクφＬ
の立上りから上記Ａの時点までの時間はクロツクφの１
周期分必要とし、かつその立下りは上記Ａの直後とする
必要がある。そして先読みボロー出力NEXT BO0, NEXT B
O1は下位ビツトから上位ビツトへクロツク信号CLOCKに
同期して順次に伝送される。
信号にはサフイツクス１を付与し、２段目のカウンタCU
NT2の信号にはサフイツクス２を付与すると第７図およ
び第８図に示すタイムチヤートのようになる。すなわ
ち、プリセツトデータPDにより全ビツトを“1"とし、図
示Ａでクロツクφは立下りカウント動作を開始する。し
たがつて、この時点Ａで全ビツトの出力Q0,Q2およびボ
ロー出力BO0,BO1が決定されるようにラツチクロツクφ
Ｌを与える必要がある。この場合、ラツチクロツクφＬ
の立上りから上記Ａの時点までの時間はクロツクφの１
周期分必要とし、かつその立下りは上記Ａの直後とする
必要がある。そして先読みボロー出力NEXT BO0, NEXT B
O1は下位ビツトから上位ビツトへクロツク信号CLOCKに
同期して順次に伝送される。
このような構成であれば２段目のカウンタCUNT2のカ
ウント動作の終了に同期してボロー（桁仮り）出力BOn
を得ることができる。したがつて、第１図に示すような
従来のものでは、カウンタのカウント動作の終了に同期
したボロー（桁仮り）出力BOnを得るためにはカウント
終了から１クロツク遅れてボロー（桁仮り）出力BOnを
得ることになり、遅れを生じ回路構成も複雑になる問題
を簡単に解決できる。
ウント動作の終了に同期してボロー（桁仮り）出力BOn
を得ることができる。したがつて、第１図に示すような
従来のものでは、カウンタのカウント動作の終了に同期
したボロー（桁仮り）出力BOnを得るためにはカウント
終了から１クロツク遅れてボロー（桁仮り）出力BOnを
得ることになり、遅れを生じ回路構成も複雑になる問題
を簡単に解決できる。
さらに第４図、第５図に示すような構成では複数ビツ
トのカウンタでも原理的にボロー出力にヒゲ状のパルス
は発生しないので誤動作がなく、信頼性を高めることが
できる。
トのカウンタでも原理的にボロー出力にヒゲ状のパルス
は発生しないので誤動作がなく、信頼性を高めることが
できる。
以上のように本発明によれば、カウンタの状態の出
力、すなわちカウント出力に対してボロー出力は同期し
て遅れることなく得られるので複数ビツトのカウンタで
も誤動作がなくしかし信頼性も高く構成の簡単なカウン
タ回路を提供することができる。
力、すなわちカウント出力に対してボロー出力は同期し
て遅れることなく得られるので複数ビツトのカウンタで
も誤動作がなくしかし信頼性も高く構成の簡単なカウン
タ回路を提供することができる。
第１図は従来のカウンタの一例を示すブロツク図、第２
図は第１図に示すカウンタの動作を示す波形図、第2A図
は第１図の回路を複数個だけ縦続接続したカウンタを示
すブロック図、第３図は第１図に示すカウンタを縦続接
続にして生じる誤動作を示す波形図、第４図は本発明の
一実施例を示すブロツク図、第５図は本発明の他の実施
例を示すブロツク図、第６図は本発明の２ビツトカウン
タを示すブロツク図、第７図は本発明のカウンタの動作
を示す波形図、第８図は本発明のカウンタの動作を示す
波形図である。 11……排他論理和ゲート、12,15……フリツプフロツ
プ、14……論理和ゲート。
図は第１図に示すカウンタの動作を示す波形図、第2A図
は第１図の回路を複数個だけ縦続接続したカウンタを示
すブロック図、第３図は第１図に示すカウンタを縦続接
続にして生じる誤動作を示す波形図、第４図は本発明の
一実施例を示すブロツク図、第５図は本発明の他の実施
例を示すブロツク図、第６図は本発明の２ビツトカウン
タを示すブロツク図、第７図は本発明のカウンタの動作
を示す波形図、第８図は本発明のカウンタの動作を示す
波形図である。 11……排他論理和ゲート、12,15……フリツプフロツ
プ、14……論理和ゲート。
Claims (1)
- 【請求項１】一方の入力端子をキヤリー入力とする否定
排他論理和ゲート（又は排他論理和ゲート）と、一方の
入力端子へ上記否定排他論理和ゲート（又は排他論理和
ゲート）の出力を与えられ他方の入力端子を先読みキヤ
リー入力とするとともに出力を先読みキヤリー出力とし
て出力する論理和ゲート（又は論理積ゲート）と、デー
タ入力へ上記否定排他論理和ゲート（又は排他論理和ゲ
ート）の出力を与えられ出力を当該ビツトのカウント値
として出力するとともに上記否定排他論理和ゲート（又
は排他論理和ゲート）の他方の入力端子へ与えかつクロ
ツク端子へ与えられるクロツク信号に同期してカウント
動作を行なう第１のフリツプフロツプと、データ入力へ
上記論理和ゲート（又は論理積ゲート）の出力を与えら
れ出力からキヤリー出力を得るとともにクロツク端子へ
与えられるクロツク信号に同期して動作する第２のフリ
ツクプロツプとを具備するカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168753A JP2563238B2 (ja) | 1983-09-13 | 1983-09-13 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168753A JP2563238B2 (ja) | 1983-09-13 | 1983-09-13 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059821A JPS6059821A (ja) | 1985-04-06 |
| JP2563238B2 true JP2563238B2 (ja) | 1996-12-11 |
Family
ID=15873788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168753A Expired - Lifetime JP2563238B2 (ja) | 1983-09-13 | 1983-09-13 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563238B2 (ja) |
-
1983
- 1983-09-13 JP JP58168753A patent/JP2563238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059821A (ja) | 1985-04-06 |
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