JPS61117923A

JPS61117923A - １２進カウンタ回路

Info

Publication number: JPS61117923A
Application number: JP23744084A
Authority: JP
Inventors: Fumitaka Asami; 文孝浅見; Osamu Takagi; 治高木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-13
Filing date: 1984-11-13
Publication date: 1986-06-05
Also published as: JPH0342814B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は１２進カウンタ回路に関し、特にディジタル時
計ＩＣに用いるために１から１２までを繰返しカウント
するように構成された所謂シンクロナス方式の１２進カ
ウンタ回路に関する。

〔従来の技術〕

第３図は従来技術におけるこの種の１２進カウンタ回路
の１例を示すもので、６，７，８，９゜および１０はそ
れぞれＤフリップフロップであって、そのうちフリツプ
フロツプ６．７．および１０には、クロック発生回路か
らのクロック信号φがインバータ６１および６２を通し
て供給されるクロック入力端子φと、該クロック信号φ
がインバータ６１を通して反転されて供給されるクロッ
ク入力端子Ｔとを有する。またフリップフロップ８には
フリツプフロツプ７の出力Ｑｘ　、Ｑｚがクロック信号
として入力されるクロック入力端子Ｑｌ、ζ２を有し、
更にフリップフロップ９にはフリップフロップ６の出力
Ｑ、、Ｑ、がクロック信号として入力されるクロンク入
力端子Ｑ、、Ｑ。

を有する。

更にＤフリップフロップ６には、セット端子百、データ
入力端子ＤＩ、出力端子Ｑｌ　、Ｑ、を有し、Ｄフリッ
プフロップ７には、リセット端子に１データ入力端子Ｄ
８、出力端子Ｑｚ　、Ｑｌを有し、Ｄフリップフロップ
８には、リセット端子ｋ、データ入力端子Ｄｏ、出力端
子Ｑ、を有し、Ｄフリップフロップ９には、リセット端
子ｋ、データ入力端子ＤＩ、出力端子Ｑ４を有し、Ｄフ
リップフロップ１０には、リセット端子頁、データ入力
端子Ｄｓ、出力端子Ｑ、を有する。

そしてＤフリップフロップ６のデータ入力端子ＤＩには
端子配からの出力が入力される。

またＤフリップフロップ７のデータ入力端子Ｄｚには、
アンドゲート７１の出力ａ　（Ｑ、、Ｑ。

の論理積）、アンドゲート７２の出力ｂ　（Ｑ、　。

Ｑｓの論理積）、アンドゲート７３の出力Ｃ（ζ１．ζ
２およびＱ、の論理積）、およびＱ４をノアゲート７４
を通してえられた信号（すなわちａ＋ｂ＋ｃ＋Ｑ４）が
入力される。

またＤフリップフロップ８のデータ入力端子Ｄ３にはＱ
ｓおよびＱ、をノアゲート８１を通してえられた信号が
入力され、Ｄフリップフロップ９のデータ入力端子Ｄ４
にはσ、およびｎ８をノアゲート９１を通してえられた
信号が入力される。

更にＤフリップフロップ１０のデータ入力端子Ｄｓには
、アンドゲート１０１の出力１　　（Ｑｌ　、　Ｑ４の
論理積）、およびアンドゲート１０２の出力ｊ（Ｑｚ、
Ｑｓの論理積）をノアゲート１０３およびインバータ１
０４を通してえられた信号（すなわちｉ　＋　ｊ）が入
力される。

このような構成のもとに、各Ｄフリップフロップからえ
られる出力Ｑ、、Ｑ！、Ｑツ、Ｑ４．およびＱ、を組合
せることにより、クロック信号φが入力される毎に（こ
の例では逐次入力されるクロック信号φの立下り毎に）
、その出力側のカウント数として１．２．３．−−−−
−・−・１２を繰返すことになる。なおその場合Ｑ、が
ハイレベルであれば１０の桁が「１」であることを示し
、また１の桁のカウント数（すなわち０〜９）はＱ、、
Ｑｌ、Ｑ、。

Ｑ４の各出力（２進数で表される）を組合せることによ
りえられる。

次に第４図は、第３図の回路が正常に動作した場合のタ
イミングチャートで示す図であって、先ずリセット信号
頁がハイレベルになることによって、Ｄフリップフロッ
プ６においては該リセット信号ｋがセット端子百に供給
されてＱｌがハイレベル（ｒｌＪ）に初期設定され、他
のフリップフロップ７乃至１０においては該リセット信
号頁がリセット端子ｋに供給されてＱｔ乃至ＱＳがロー
レベル（ｒＯＪ）に初期設定される。

その後各りフリンプフロップにおいては、クロック信号
φ　（ただしＤフリップフロップ８，９ではそれぞれに
ｈ　、Ｑ＋　）の立下り時刻毎に、その時点でそれぞれ
のデータ入力端子に入力される入力信号の値を読み取り
、その値をクロック信号φ（ただしＤフリップフロップ
８，９ではそれぞれＱｚ　、’；Ｌ　）の次の立下り時
刻まで保持する。

すなわち、まずＤフリップフロップ６においては、上述
したようにリセット信号ｋによってＱ。

が「１」に、−万引がｒＯＪに初期設定される。

したがってクロック信号φの次の立下り時において、該
フリップフロップはり、すなわち互、の値を読み取って
Ｑｌが「０」に、一方ｎｌが「１」に設定される。更に
次の立下り時においては、そのときのζ、の値を読み取
ってＱｌが「１」に、一方ζ１がｒＯＪに設定され、以
下同様のサイクルを繰返す（第４図のＱ１参照）。

次いで第３図における各アンドゲート７１゜７２．７３
の出力ａ、ｂ、ｃはそれぞれＱ＋’Ｑ２の論理積、ζ、
・ＱＳの論理積、互、・ｎ２　・Ｑ、の論理積であって
第４図のａ、ｂ、ｃで示される波形となる。またこれら
ａ、ｂ、ｃおよびＱ４をノアゲート７４を通してえられ
るデータ入力Ｄ２は第４図のＤ２で示される波形となる
。

したがってＤフリップフロップ７においては、リセット
１冨−５５−ＨによってＱ、か１υ」に、−万μ冨が「
１」に初期設定された後、クロック信号φの次の立下り
時においてそのときのＤ８の値「１」を読み取ってＱ、
が「１」となり互８が「０」となる、そしてその次の立
下り時においてもそのときのＤ８の値「１」を読み取っ
てＱ８の値は（したがってＱｚも）そのまま維持される
。この場合図には示されていないが、上述の動作を行わ
せるには、Ｄｘの値が「１」から「０」に変化する前に
クロック信号が立下る必要がある。

そしてそれにつづくクロック信号の立下り時において該
フリップフロップ７は、そのときのＤ８の値を読み取っ
てＱ、が「０」に設定される。そして次の立下り時にお
いてもそのときのＤ８の値「０」を読み取ってＱ、の値
はそのまま維持される。この場合も、かかる動作を行わ
せるには、Ｄ８の値が「０」から「１」に変化する前に
クロック信号が立下る必要がある。以下同様にしてＱｚ
の波形は第２図Ｄ８に示されるようになる。

更に各アンドゲートの出力ｔ、ｊ＋各デー少データ人力
、Ｄ４　、Ｄｓおよび各フリップフロップ出カＱ３　、
Ｑｌ　、Ｑｓの各波形はそれぞれ第４図に示されるとお
りになり、その結果、ｉｆ　Ｑ　Ｉ乃至Ｑｌによって構
成されるカウンタ出力は第４図最下行に示されるとおり
になる。なおりフリップフロップ８に入力されるクロッ
ク信号はＱｚ　、Ｑｚであり、Ｄフリップフロップ９に
入力されるクロック信号はＱｌ　、ζ１となっている。

そして出力Ｑ、はカウント数の１０の桁を「１」にする
ためのもので、カウント数がＩＱ、１１゜および１２の
ときに「１」となるものであり、一方出力Ｑ１乃至Ｑ４
を組合せて１の桁を表す、したがってＱｌはカウント数
が奇数のとき「１」となり、Ｑ８はカウント数が２．３
．６．７．および１２のとき「１」となり、Ｑ３はカウ
ント数が４．５，６．７のとき「１」となり、Ｑｌはカ
ウント数が８．９のとき「１」となる、そしてカウント
数が１２まで達したあと次のクロックの立ポリで１に戻
る。

〔発明が解決しようとする問題点〕

しかしながら上記従来例の回路においては、内部ゲート
および配線容量などで生ずるおくれが、各Ｄフリップフ
ロップに入力されるデータやクロック信号に影響し、デ
ータとクロック信号との相互間におけるタイミングの関
係を狂わせたり、入力されるデータに生ずるスパイクパ
ルスを出力側に取り込んだりしていくつかのクロック信
号立下り時にＤフリップフロップの出力が誤った値に設
定されるおそれがあるという問題点があった。

すなわちその誤動作の１つの態様が第５図に示される。

前にも述べたように上記従来例の回路が正しく動作する
ためには、Ｄフリップフロップに入力されるクロック信
号立下り時にそのＤフリ・ノプフロフブに入力されるデ
ータの値も変化する場合、必ずデータの値が変化する前
にクロックが立下り、その変化前のデータを読取る必要
がある。

しかしながら上述したようにフリップフロップ９におい
ては、クロック信号としてフリップフロップ６の出力Ｑ
１．ζ１を用いており、該クロック信号Ｑ１．Ｑｌが配
線容量などにより生ずるおくれはかなり大きいものとな
り、これに比べて入力データＤ４となるノア回路９１の
出力（互、十互ｓ　＝　Ｑｔ　　−Ｑｘ　）の伝播速度
の方が早いため、例えば第５図のｔＡで示す時点におい
てデータＤ４が「１」から「０」へ変化した後にクロッ
ク信号であるＱｌが立下ることとなり、そのような場合
には第５図のＡ点に示されるように出力Ｑ４が「１」と
ならず「０」に設定されてしまいその結果カウント数７
の次が０となり誤動作となる。

更にその誤動作の他の態様が第６図に示される。

この誤動作の態様はフリップフロップ８のクロック信号
およびデータ相互間のタイミングが原因となるもので、
該フリップフロップ８の入力データＤ、は（Ｑｓ　＋Ｑ
ｓ　）となるが、いま仮に、第６図のｔ、で示される時
点においてＱ、の立下りとＱ、の立上りとの間に時間的
なずれが生ずると、該データＤ、には第６図のＰで示す
ようなスパイクパルスを生ずることになる。

一方該フリフブフロフブ８においてはクロック信号とし
てフリップフロップ７の出力Ｑ、、ｑ。

を用いており、該クコツク信号が配線容量などにより生
ずるおくれがかなり大きく、上記データＤ３に生ずるス
パイクパルスＰの発生後にクロック信号Ｑｔが立下るた
め、該フリップフロップ８は第６図のＢで示すようにこ
のスパイクパルスを読み取ってしまい出力Ｑ、が「ｌ」
に設定されてしまい、その結果カウント数１２の次が５
となり、これまた誤動作となる。

本発明はかかる問題点を解決するためになされたもので
、いかなる状態においてもクコツク信号とデータとの相
互の時間関係に狂いを生ずることがなく、各フリップフ
ロップが、各クロック立下り時において、誤ったデータ
（スパイクパルスを含む）にもとづいてその出力側が誤
った値に設定されることを確実に防止し、ディジタル時
計ＩＣとして致命的となる誤動作を解消するようにした
ものである。

〔問題点を解決するための手段〕

本発明によれば、第１から第５までのＤフリップフロッ
プをそなえ、該第１のＤフリップフロップはクロック入
力端子、セット端子、データ入力端子、および出力端子
を有し、該第２から第５までのＤフリップフロップはク
ロック入力端子、リセット端子、データ入力端子、およ
び出力端子を有し、該第１から第５までのＤフリップフ
ロップの各クロック入力端子にはクロック発生回路から
のクコツク信号が共通に供給され、また各データ入力端
子には該Ｄフリップフロップからの所定の出力が論理回
路を遣して供給され、該第１から第４までのＤフリップ
フロップの各出力端子からの２進出力によって１から９
までがカウントされ、該第５のＤフリップフロップの出
力端子からの２進出力によって１０の桁がカウントされ
、それらを組合せてｌから１２までのカウント数が繰返
しカウントされるように構成される１２進力゛ウンタ回
路が提供される。

〔作　用〕

上記構成によれば、各Ｄフリップフロップは、該フリッ
プフロップにクロック発生回路から入力されるクロック
信号の立下り時刻毎に、その時点でそれぞれのデータ入
力端子に入力される人力信号の値を読み取り、その値を
クロック信号の次の立下り時刻まで保持する。

その場合、各フリップフロップに供給されるクロ７り信
号がすべてクロック発生回路から必要に応じてインバー
タを介するのみで共通的に直接供給されており、該クロ
ック信号をもとにして各Ｄフリップフロップに入力され
るデータの値が決定されるため、該クロックの立下り時
刻のおくれによって誤ったデータ入力が出力側に設定さ
れることを確実に防止する。

〔実施例〕

第１図は本発明にかかる１２進カウンタ回路の１実施例
を示すもので、１．　２．　３．　４、および５はそれ
ぞれＤフリップフロップで、各フリップフロップには、
クロック発生回路からのクコツク信号ＣＫがインバータ
１１および１２を通して供給されるクロック入力端子Ｃ
と、該クロック信号ＣＫがインバータ１１を通して反転
されて供給されるクロック入力端子ごとを有し、各Ｄフ
リップフロップはいずれもかかるクロック信号をもとに
してその動作が規定される。

更にＤフリップフロ、ブ１には、セット端子百、データ
入力端子ＤＩ％出力端子Ｑｌ　、Ｗ＋を有し、Ｄフリッ
プフロップ２には、リセット端子Ｒ、データ入力端子Ｄ
！、出力端子Ｑｚ　、　？：Ｌｔを育し、Ｄフリップフ
ロップ３には、リセット端子ｋ、データ入力端子Ｄｏ、
出力端子Ｑｚ　、Ｑｘを宵し、Ｄフリップフロップ４に
は、リセット端子臣、データ入力端子０４％出力端子Ｑ
４を有し、Ｄフリップフロップ５には、リセット端子に
１データ入力端子ＤＳ、出力端子Ｑ、を有する。

そしてＤフリップフロップ１のデータ入力端子り、には
端子ζ１からの出力が入力される。

またＤフリップフロップ２のデータ入力端子Ｄ２には、
アンドゲート２１の出力ａ　（Ｑ、、Ｑ、の論理積）、
アンドゲート２２の出力ｂ（σ１．Ｑ。

の論理積）、アンドゲート２３の出力ｃ　（Ｑ、　。

ζ８、およびＱ、の論理積）、およびＱ、をノアゲート
２４を通してえられた信号（すなわち３＋ｂ＋ｃ＋Ｑａ
）が人力される。

またＤフリップフロップ３のデータ入力端子り。

にはアンドゲート３１の出力ｄ　（Ｑｌ　、にｈ　、お
よびｄ、の論理積）、アンドゲート３２の出力ｅ（にＬ
　、Ｑｔ　、およびＱ、の論理積）、およびアンドゲー
ト３３の出力ｆ　　＜Ｑｔ　、Ｑｓの論理積）をノアゲ
ート３４およびインバータ３５を通してえられた信号（
すなわち（１＋ｅ＋ｆ）が入力される。

またＤフリップフロップ４のデータ入力端子Ｄ４にはア
ンドゲート４１の出力ｇ　（Ｑｌ　、Ｑｌ　、およびＱ
、の論理積）、およびアンドゲート４２の出力ｈ　（Ｑ
ｌ　、Ｑａの論理積）をノアゲート４３およびインバー
タ４４を通してえられた信号（すなわちｇ＋ｈ）が入力
される。

更にＤフリップフロップ５のデータ入力端子り。

にはアンドゲート５１の出力１　　（Ｑｌ　、Ｑａの論
理積）、およびアンドゲート５２の出力ｊ　　（Ｑア。

Ｑ、の論理積）をノアゲート５３およびインバータ５４
を通してえられた信号（すなわちｉ＋ｊ）が入力される
。

本発明にかかる１２進カウンタ回路は上述したような構
成からなり、各Ｄフリップフロップからえられる出力ｑ
１．　Ｑｔ、　Ｑｌ、　Ｑａ　、およびＱＳを組合せる
ことにより、クロック信号ＣＫが入力される毎に（本実
施例では逐次入力されるクロック信号ＧＫの立下り毎に
）、その出力側のカウント数として１．　２．　３・−
・−・・・１２を繰返すことになる。

なおその場合Ｑ、がハイレベルであれば１０の桁が「１
」であることを示し、また１の桁の少数（すなわちＯ〜
９）はＱ　ｒ　、　Ｑ　ｔ、　Ｑ　ｚ、Ｑ　ａの各出力
（２進数で表される）を組合せることによりえられるも
ので、かかる点では上記従来例のものと同様である。

次に第２図は、第１図の回路の動作をタイミングチャー
トで示す図であって、先ずリセット信号Ｒがハイレベル
になることによって、Ｄフリップフロップ１においては
該リセット信号Ｒがセット端子Ｓに供給されてＱｌがハ
イレベル（ｒｌＪ）に初期設定され、他のＤフリップフ
ロップ２乃至５においては該リセット信号πがリセット
端子ｋに供給されてＱ２乃至Ｑ、がローレベル（ｒＯＪ
）に初期設定される。

その後、各Ｄフリップフロップにおいてはクロ・ツク信
号ＣＫの立下り時刻毎に、その時点でそれぞれのデータ
入力端子に入力される入力信号の値を読み取り、その値
をクロック信号ＧＫの次の立下り時刻まで保持する。

すなわちまずＤフリップフロップ１においては、上述し
たようにリセット信号ＲによってＱｌが「１」に、一方
向、が「０」に初期設定される。

したがってクロック信号ＣＫの次の立下り時において、
該フリップフロツブはＤｌすなわちＱ、の値を読み取っ
てＱ、が「０」に、一方ζ１が「１」に設定される。更
に次の立下り時においては、そのときのＱ、の値を読み
取ってＱ、が「１」に一方向、が「０」に設定され、以
下同様のサイクルを繰返す。（第２図のＱ、参照）。

次いで第１図における各アンドゲート２１゜２２．２３
の出力ａ、ｂ、ｃはそれぞれＱ＋’Ｑｚの論理積、ζ１
　・Ｑｓの論理積、互、・１□　・Ｑ】の論理積であっ
て、第２図のａ、ｂ、ｃで示される波形となる。またこ
れらａ、ｂ、ｃおよびＱａをノアゲート２４を通してえ
られるデータ入力Ｄ２は第２図のＤ２で示される波形と
なる。

したがってＤフリップフロップ２においては、リセット
信号πによってＱｔが「０」に、一方ｎ２が「１」に初
期設定された後、クロック信号ＧＫの次の立下り時にお
いてそのときのＤ２の値「１」を読み取ってＱ２が「１
」となりζ２が「０」と°　なる、そしてその次の立下
り時においてもそのときのＤ２の値「１」を読み取って
Ｑ８の値は（したがってＱ工も）そのまま維持される。

この場合第２図においてはクロック信号ＧＫの立下りと
ＤＸの値の「１」がｒＯＪへの変化とが同時であるよう
に示されているが、実際にはクロック信号の値をもとに
してそれぞれのデータの値が決定されるため、その間に
は若干の時間的なずれが存在し、クロック信号の立下り
時には未だＤ２の値は必ず「１」になっており、Ｑｌが
誤ってｒＯＪに設定されることはない。

そしてそれにつづ（クロック信号の立下り時において、
該フリツブフロップ２は、そのときのＤよの値を読み取
ってＱ８が「０」に設定される。この時、仮に、該Ｄ！
に図示されるようなスパイクパルスＰ（このようなパル
スは第２図におけるａが「１」からｒＯＪに変化する時
点からおくれてＣがｒＯＪからｒｌＪに変化する場合に
生ずる）が生じたとしても、上述したようにかかるスパ
イクパルスＰはクロック信号の立下り後時間的に若干お
くれで発生するため、クロック信号の立下り時にかかる
スパイクパルスＰをとり込んでＱｚが誤って「１」に設
定されることはない、そして次の立下り時においてもそ
のときのＤｔの値「０」を読み取ってＱ、の値はそのま
ま維持される。この場合も、正確にはクロック信号の立
下り後若干おくれてＤ８がｒＯＪからｒｌＪに変化する
ためＱ８が誤って「１」に設定されることはない。以下
同様にしてＱ８の波形は第２図Ｑ２に示されるようにな
る。

更に各アンドゲートの出力ｄ、ｅ、ｆ、ｇ、ｈ。

！、Ｊ＋各データ人力Ｄｘ　、Ｄ４．Ｄｓ、および各フ
リンプフロソブ出力Ｑｓ　、Ｑｌ　、Ｑｓの各波形はそ
れぞれ第２図に示されるとおりになり、その結果力ｆｋ
　Ｑ　ｌ乃至Ｑｓによって構成されるカウント出力は第
２図最下行に示されるとおりになる。

すなわち出力Ｑ、はカウント数の１０の桁を「１」にす
るためのもので、カウント数が１０゜１１、および１２
のときに「１」となるものであり、出力Ｑｌ乃至Ｑ４の
組合せで１の桁を表す。

したがって０１はカウント数が奇数のとき「１」となり
、Ｑ８はカウント数が２．３，６，７、および１２のと
き「１」となり、Ｑ２はカウント数が４．５，６．７の
とき「１」となり、Ｑｌはカウント数が８．９のとき「
１」となる、そしてカウント数が１２まで達したあと１
に戻る。

そして本発明のカウンタ回路においては、各りフリ７プ
フロフブ１乃至５に供給されるクロック信号ＣＫがすべ
てクロック発生回路から必要に応じてインバータを介す
るのみで直接供給される所謂シンクロナス方式とされ、
該クロック信号をもとにして各Ｄフリップフロップに入
力されるデータの値が決定されるため、上記従来例のよ
うに内部ゲートおよび配線容量などによりお（らされた
クロック信号にもとづいて、Ｄフリップフロップの出力
設定時のタイミングが狂ったり、入力されるデータに生
ずるスパイクパルスを出力側に取り込んだりして、各Ｄ
フリップフロップの出力が誤った値に設定されることを
確実に防止しており、誤動作のおそれがないディジタル
時計用１２進カウンタ回路（すなわちｌから１２までカ
ウントし再び１からカウントを繰返す回路）を実現する
ことができる。

〔発明の効果〕

本発明によれば、いかなる状態においても、クロック信
号と入力データとの相互の時間関係に狂いを生ずること
がなく、各Ｄフリップフロップが、クロック信号の各立
下り時刻において誤ったデータ（スパイクパルスを含む
）を読みとって誤動作するようなおそれのない、ディジ
タル時計用として好適な１２進カウンタ回路がえられる
。

【図面の簡単な説明】

第１図は、本発明の１実施例としての１２進カウンタ回
路の構成を示す回路図、第２図は、第１図の回路の動作をタイミングチャートで
示す図、第３図は、この種の１２進カウンタ回路の従来例を示す
図、第４図は、第３図の回路が正常動作した場合についての
タイミングチャートを示す図、第５図および第６図は、
それぞれ第３図の回路が誤動作した場合についてのタイ
ミングチャートを示す図である。（符号の説明）１、２．　３．　４．　５・・・Ｄフリップフロップ、
２１．２２，２３，３１．３２．３３，４１，４２，５
１．５２・・・アンドゲート、２４、３４．　４３．　５３・・・ノアゲート、１１．
１２，３５，４４．５４・・・インバータ、６、７．８
．９．１０・・・Ｄフリップフロップ、？１．７２．７
３，１０１，１０２・・・アンドゲート、？４．８１．
９１．１０３・・・ノアゲート、６１、６２．１０４　
・・・インバータ。

Claims

【特許請求の範囲】

１、第１から第５までのＤフリップフロップをそなえ、
該第１のＤフリップフロップはクロック入力端子、セッ
ト端子、データ入力端子、および出力端子を有し、該第
２から第５までのＤフリップフロップはクロック入力端
子、リセット端子、データ入力端子、および出力端子を
有し、該第１から第５までのＤフリップフロップの各ク
ロック入力端子にはクロック発生回路からのクロック信
号が共通に供給され、また各データ入力端子には該Ｄフ
リップフロップからの所定の出力が論理回路を通して供
給され、該第１から第４までのＤフリップフロップの各
出力端子からの２進出力によって１から９までがカウン
トされ、該第５のＤフリップフロップの出力端子からの
２進出力によって１０の桁がカウントされ、それらを組
合せて１から１２までのカウント数が繰返しカウントさ
れるように構成されることを特徴とする１２進カウンタ
回路。