JP2539681Y2 - アップダウンカウンタ - Google Patents
アップダウンカウンタInfo
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- JP2539681Y2 JP2539681Y2 JP12247890U JP12247890U JP2539681Y2 JP 2539681 Y2 JP2539681 Y2 JP 2539681Y2 JP 12247890 U JP12247890 U JP 12247890U JP 12247890 U JP12247890 U JP 12247890U JP 2539681 Y2 JP2539681 Y2 JP 2539681Y2
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- count
- counter
- signal
- clock signal
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Description
【考案の詳細な説明】 〔概要〕 アップダウンカウンタに関し、 誤動作を起すことなく上位桁を駆動することができる
キャリ信号を出力することを目的とし、 カウントアップ動作からカウントダウン動作への変化
時点およびカウントダウン動作からカウントアップ動作
への変化時点を該クロック信号の立上り時点に同期させ
る手段と、カウントアップ動作時には下位桁のカウンタ
の出力が０となったときに該クロック信号と同期したキ
ャリ信号を出力する手段と、カウントダウン動作時には
下位桁のカウンタの出力が９となったときに該クロック
信号と同期したキャリ信号を出力する手段とをそなえる
ように構成される。
キャリ信号を出力することを目的とし、 カウントアップ動作からカウントダウン動作への変化
時点およびカウントダウン動作からカウントアップ動作
への変化時点を該クロック信号の立上り時点に同期させ
る手段と、カウントアップ動作時には下位桁のカウンタ
の出力が０となったときに該クロック信号と同期したキ
ャリ信号を出力する手段と、カウントダウン動作時には
下位桁のカウンタの出力が９となったときに該クロック
信号と同期したキャリ信号を出力する手段とをそなえる
ように構成される。
本考案は２桁以上の10進数を複数のカウンタを用い、
BCD出力（２進化10進出力）によりカウントするアップ
ダウンカウンタに関する。
BCD出力（２進化10進出力）によりカウントするアップ
ダウンカウンタに関する。
第５図はこの種のアップダウンカウンタの概略構成を
示すもので、C1は１の桁をカウントする第１のカウンタ
であって、クロック信号CLKがそのクロック端子CKに入
力される毎にカウントアップ又はカウントダウンして
（カウントアップ動作を行うかカウントダウン動作を行
うかはU/D信号により指示される）、そのカウント数がB
CD出力（０から９までの10進数の１桁を４ビットで出力
する２進化10進出力）により出力される。また該第１の
カウンタC1からは上位桁（この場合10の桁）のカウンタ
を駆動するためのキャリ信号が出力され、該キャリ信号
が場合によってはインバータＩによりそのレベルが反転
されて該上位桁をカウントする第２のカウンタC2のクロ
ック端子CKに入力される。そして該第２のカウンタC2
も、該キャリ信号がそのクロック端子CKに入力される毎
にカウントアップ又はカウントダウンして（カウントア
ップ動作を行うかカウントダウン動作を行うかは上記U/
D信号により指示される）、そのカウント数が上記第１
のカウンタと同様にBCD出力により出力される。
示すもので、C1は１の桁をカウントする第１のカウンタ
であって、クロック信号CLKがそのクロック端子CKに入
力される毎にカウントアップ又はカウントダウンして
（カウントアップ動作を行うかカウントダウン動作を行
うかはU/D信号により指示される）、そのカウント数がB
CD出力（０から９までの10進数の１桁を４ビットで出力
する２進化10進出力）により出力される。また該第１の
カウンタC1からは上位桁（この場合10の桁）のカウンタ
を駆動するためのキャリ信号が出力され、該キャリ信号
が場合によってはインバータＩによりそのレベルが反転
されて該上位桁をカウントする第２のカウンタC2のクロ
ック端子CKに入力される。そして該第２のカウンタC2
も、該キャリ信号がそのクロック端子CKに入力される毎
にカウントアップ又はカウントダウンして（カウントア
ップ動作を行うかカウントダウン動作を行うかは上記U/
D信号により指示される）、そのカウント数が上記第１
のカウンタと同様にBCD出力により出力される。
このようにして上記２個のカウンタを用いた場合に
は、２桁までの10進数がカウントアップ又はカウントダ
ウンされてそのカウント数が上記BCD出力により出力さ
れ、更に同様にして２桁以上の10進数を所定の複数のカ
ウンタを用いてカウントすることができる。
は、２桁までの10進数がカウントアップ又はカウントダ
ウンされてそのカウント数が上記BCD出力により出力さ
れ、更に同様にして２桁以上の10進数を所定の複数のカ
ウンタを用いてカウントすることができる。
第３図は、従来技術におけるかかるアップダウンカウ
ンタのキャリ信号出力部の１例を示すもので、QA，QB，
QC、およびQDは下位の桁のカウンタから出力される４ビ
ットのBCD出力であって、該QA，QB，QC、およびQDには
それぞれ20，21，22、および23の重み付けがなされてい
る。なお▲▼，▲▼，▲▼、および▲
▼は、該QA，QB，QC、およびQDの反転出力を示す。
ンタのキャリ信号出力部の１例を示すもので、QA，QB，
QC、およびQDは下位の桁のカウンタから出力される４ビ
ットのBCD出力であって、該QA，QB，QC、およびQDには
それぞれ20，21，22、および23の重み付けがなされてい
る。なお▲▼，▲▼，▲▼、および▲
▼は、該QA，QB，QC、およびQDの反転出力を示す。
11は該下位桁のカウンタ出力中、▲▼，▲
▼，▲▼、および▲▼が入力されるアンドゲー
トであり、したがって該アンドゲート11の出力は、該
QA，QB，QC、およびQDからなる４ビット出力が０のとき
に“1"となる。一方、12は該下位桁のカウンタ出力中、
QA，▲▼，▲▼、およびQDが入力されるアンド
ゲートであり、したがって該アンドゲート12の出力は、
該QA，QB，QC、およびQDからなる４ビット出力が９のと
きに“1"となる。
▼，▲▼、および▲▼が入力されるアンドゲー
トであり、したがって該アンドゲート11の出力は、該
QA，QB，QC、およびQDからなる４ビット出力が０のとき
に“1"となる。一方、12は該下位桁のカウンタ出力中、
QA，▲▼，▲▼、およびQDが入力されるアンド
ゲートであり、したがって該アンドゲート12の出力は、
該QA，QB，QC、およびQDからなる４ビット出力が９のと
きに“1"となる。
D/はアップ／ダウン信号であって、該信号がハイレ
ベルのときカウントダウン動作が行われ、一方、ロウレ
ベルのときカウントアップ動作が行われる。
ベルのときカウントダウン動作が行われ、一方、ロウレ
ベルのときカウントアップ動作が行われる。
13は該アンドゲート11の出力と該アップ／ダウン信号
D/が入力されるアンドゲートであり、したがって該ア
ンドゲート13の出力は、カウントダウン動作時であって
かつ下位桁のカウンタ出力が０のとき“1"となる。一
方、14は該アンドゲート12の出力が入力されるとともに
該アップ／ダウン信号D/がインダータ16を介して入力
されるアンドゲートであり、したがって該アンドゲート
14の出力は、カウントアップ動作時であってかつ下位桁
のカウンタ出力が９のとき“1"となる。15は該アンドゲ
ート13および14の出力が入力されるオアゲートであり、
該オアゲート15の出力側からキャリ出力が出力される。
D/が入力されるアンドゲートであり、したがって該ア
ンドゲート13の出力は、カウントダウン動作時であって
かつ下位桁のカウンタ出力が０のとき“1"となる。一
方、14は該アンドゲート12の出力が入力されるとともに
該アップ／ダウン信号D/がインダータ16を介して入力
されるアンドゲートであり、したがって該アンドゲート
14の出力は、カウントアップ動作時であってかつ下位桁
のカウンタ出力が９のとき“1"となる。15は該アンドゲ
ート13および14の出力が入力されるオアゲートであり、
該オアゲート15の出力側からキャリ出力が出力される。
このようにして該キャリ出力は、カウントダウン動作
時であってかつ下位桁のカウンタ出力が０のとき、およ
びカウントアップ動作時であってかつ下位桁のカウンタ
出力が９のときに出力され、後述するように該キャリ出
力の立下りが上位桁のカウンタのクロック信号として使
用される。
時であってかつ下位桁のカウンタ出力が０のとき、およ
びカウントアップ動作時であってかつ下位桁のカウンタ
出力が９のときに出力され、後述するように該キャリ出
力の立下りが上位桁のカウンタのクロック信号として使
用される。
第４図は、上記第３図の回路の動作を説明するタイミ
ング図であって、その上半部には正常動作の場合が例示
されている。すなわちこの例では、アップ／ダウン信号
D/はロウレベルを維持していてカウントアップ動作が
行われており、下位桁のカウンタに入力されるクロック
信号CLKの立上り時刻毎に該下位桁のカウンタはカウン
トアップ動作を行い、そのカウント数が8,9,0,1,…と順
次カウントアップされる。そして上述したように該カウ
ンタのカウント数が９となったときキャリ信号が出力さ
れ、該キャリ信号の立下りによって上位桁のカウンタが
駆動されて、該上位桁が例えば０から１にカウントアッ
プされる。これにより該アップダウンカウンタの出力は
08→09→10→11→…のようにカウントアップされる。
ング図であって、その上半部には正常動作の場合が例示
されている。すなわちこの例では、アップ／ダウン信号
D/はロウレベルを維持していてカウントアップ動作が
行われており、下位桁のカウンタに入力されるクロック
信号CLKの立上り時刻毎に該下位桁のカウンタはカウン
トアップ動作を行い、そのカウント数が8,9,0,1,…と順
次カウントアップされる。そして上述したように該カウ
ンタのカウント数が９となったときキャリ信号が出力さ
れ、該キャリ信号の立下りによって上位桁のカウンタが
駆動されて、該上位桁が例えば０から１にカウントアッ
プされる。これにより該アップダウンカウンタの出力は
08→09→10→11→…のようにカウントアップされる。
このように上記第３図の回路では、カウントアップ動
作時には下位桁のカウンタの出力が９となったときに予
めキャリ信号を出力させておき、該下位桁のカウンタ出
力が０に変化したときに該キャリ信号を立下らせて上位
桁のカウントアップが行われる。同様にカウントダウン
動作時には下位桁のカウンタの出力が０となったとき予
めキャリ信号を出力させておき、該下位桁のカウンタ出
力が９に変化したときに該キャリ信号を立下らせて上位
桁のカウントダウンが行われる。
作時には下位桁のカウンタの出力が９となったときに予
めキャリ信号を出力させておき、該下位桁のカウンタ出
力が０に変化したときに該キャリ信号を立下らせて上位
桁のカウントアップが行われる。同様にカウントダウン
動作時には下位桁のカウンタの出力が０となったとき予
めキャリ信号を出力させておき、該下位桁のカウンタ出
力が９に変化したときに該キャリ信号を立下らせて上位
桁のカウントダウンが行われる。
この場合、上述したようにキャリ信号出力中にアップ
／ダウン信号が変化しない場合（上記の例ではカウント
アップ信号が出力されている）は正常な動作が行われる
が、第４図の下半部に示されるようにキャリ信号出力中
にアップ／ダウン信号が変化すると、上位桁が誤動作を
起す。
／ダウン信号が変化しない場合（上記の例ではカウント
アップ信号が出力されている）は正常な動作が行われる
が、第４図の下半部に示されるようにキャリ信号出力中
にアップ／ダウン信号が変化すると、上位桁が誤動作を
起す。
すなわち例えば第４図の下半部に示されるように、カ
ウントアップ動作中に下位桁のカウンタ出力が９となっ
てキャリ信号が出力されている間に、該アップ／ダウン
信号D/がロウレベルからハイレベルに変化してカウン
トダウン動作に切り換ると、該カウントダウン動作への
変化に応じて該キャリ信号が立下り、そのために該キャ
リ信号の立下りによって該上位桁が例えば０から９にカ
ウントダウンされる。
ウントアップ動作中に下位桁のカウンタ出力が９となっ
てキャリ信号が出力されている間に、該アップ／ダウン
信号D/がロウレベルからハイレベルに変化してカウン
トダウン動作に切り換ると、該カウントダウン動作への
変化に応じて該キャリ信号が立下り、そのために該キャ
リ信号の立下りによって該上位桁が例えば０から９にカ
ウントダウンされる。
その結果、本来ならば08→09→08→07→…のようにカ
ウントされるべきであって、上位桁は変化すべきタイミ
ングではないのに、上記キャリ信号により上位桁が１だ
けカウントダウンされてしまい、その結果実際には08→
09→98→97→…のようにカウントされてしまい誤動作を
起すことになる。
ウントされるべきであって、上位桁は変化すべきタイミ
ングではないのに、上記キャリ信号により上位桁が１だ
けカウントダウンされてしまい、その結果実際には08→
09→98→97→…のようにカウントされてしまい誤動作を
起すことになる。
本考案はかかる課題を解決するためになされたもの
で、該アップダウンカウンタに入力されるアップ／ダウ
ン信号がどのタイミングで変化しても上述したような誤
動作を起すことがなく、アップ、ダウン自由に上位桁を
駆動することができるキャリ信号を出力させるようにし
たものである。
で、該アップダウンカウンタに入力されるアップ／ダウ
ン信号がどのタイミングで変化しても上述したような誤
動作を起すことがなく、アップ、ダウン自由に上位桁を
駆動することができるキャリ信号を出力させるようにし
たものである。
かかる課題を解決するために本考案によれば、クロッ
ク信号を順次カウントアップ又はカウントダウンして０
から９までのカウント数を出力する第１のカウンタと、
該第１のカウンタから出力されるキャリ信号を順次カウ
ントアップ又はカウントダウンしてその上位の桁の０か
ら９までのカウント数を出力する第２のカウンタとをそ
なえたアップダウンカウンタであって、 カウントアップ動作からカウントダウン動作への変化
時点およびカウントダウン動作からカウントアップ動作
への変化時点を該クロック信号の立上り時点に同期させ
る手段と、カウントアップ動作時には該第１のカウンタ
の出力が０となったときに該クロック信号と同期したキ
ャリ信号を出力する手段と、カウントダウン動作時には
該第１のカウンタの出力が９となったときに該クロック
信号と同期したキャリ信号を出力する手段とをそなえる
ことを特徴とするアップダウンカウンタが提供される。
ク信号を順次カウントアップ又はカウントダウンして０
から９までのカウント数を出力する第１のカウンタと、
該第１のカウンタから出力されるキャリ信号を順次カウ
ントアップ又はカウントダウンしてその上位の桁の０か
ら９までのカウント数を出力する第２のカウンタとをそ
なえたアップダウンカウンタであって、 カウントアップ動作からカウントダウン動作への変化
時点およびカウントダウン動作からカウントアップ動作
への変化時点を該クロック信号の立上り時点に同期させ
る手段と、カウントアップ動作時には該第１のカウンタ
の出力が０となったときに該クロック信号と同期したキ
ャリ信号を出力する手段と、カウントダウン動作時には
該第１のカウンタの出力が９となったときに該クロック
信号と同期したキャリ信号を出力する手段とをそなえる
ことを特徴とするアップダウンカウンタが提供される。
上記構成によれば、まさに桁上り又は桁下りが行われ
るべきクロック信号の立上り時点で、カウントアップ動
作を行うかカウントダウン動作を行うかが確定され、そ
れにもとづいて所定の条件の下でキャリ信号が出力され
て該キャリ信号の立上りによって上位桁が駆動されるた
め、アップダウンカウンタに入力されるアップ／ダウン
信号自体がどのタイミングで変化しても誤動作を起すこ
とがなく、該上位桁を正しく駆動することができる。
るべきクロック信号の立上り時点で、カウントアップ動
作を行うかカウントダウン動作を行うかが確定され、そ
れにもとづいて所定の条件の下でキャリ信号が出力され
て該キャリ信号の立上りによって上位桁が駆動されるた
め、アップダウンカウンタに入力されるアップ／ダウン
信号自体がどのタイミングで変化しても誤動作を起すこ
とがなく、該上位桁を正しく駆動することができる。
第１図は本考案の１実施例としてのアップダウンカウ
ンタのキャリ信号出力部の構成を示すもので、１は該下
位桁のカウンタ出力中、▲▼，▲▼，▲
▼、および▲▼が入力されるアンドゲートであり、
したがって該アンドゲート１の出力は、該QA，QB，QC、
およびQDからなる４ビット出力が０のときに“1"とな
り、該アンドゲート１の出力はアンドゲート３に入力さ
れる。一方、２は該下位桁のカウンタ出力中、QA，▲
▼，▲▼、およびQDが入力されるアンドゲートで
あり、したがって該アンドゲート２の出力は、該QA，
QB，QC、およびQDからなる４ビット出力が９のときに
“1"となり、該アンドゲート２の出力はアンドゲート４
に入力される。
ンタのキャリ信号出力部の構成を示すもので、１は該下
位桁のカウンタ出力中、▲▼，▲▼，▲
▼、および▲▼が入力されるアンドゲートであり、
したがって該アンドゲート１の出力は、該QA，QB，QC、
およびQDからなる４ビット出力が０のときに“1"とな
り、該アンドゲート１の出力はアンドゲート３に入力さ
れる。一方、２は該下位桁のカウンタ出力中、QA，▲
▼，▲▼、およびQDが入力されるアンドゲートで
あり、したがって該アンドゲート２の出力は、該QA，
QB，QC、およびQDからなる４ビット出力が９のときに
“1"となり、該アンドゲート２の出力はアンドゲート４
に入力される。
またD/は上述したアップ／ダウン信号であって、該
アップダウン信号はＤフリップフロップ６のデータ入力
端子Ｄに入力され、そのクロック端子CKに入力されるク
ロック信号CLKの立上り時刻毎に該データ入力端子に入
力されるアップ／ダウン信号D/の値が読み取られてそ
の出力端子Ｑから出力され、該出力が該クロック信号の
次の立上り時刻まで保持される。これによって該アップ
／ダウン信号の変化時点（すなわちカウントアップ動作
からカウントダウン動作への変化時点およびカウントダ
ウン動作からカウントアップ動作への変化時点）を該ク
ロック信号CLKの立上り時点に同期させることができ
る。
アップダウン信号はＤフリップフロップ６のデータ入力
端子Ｄに入力され、そのクロック端子CKに入力されるク
ロック信号CLKの立上り時刻毎に該データ入力端子に入
力されるアップ／ダウン信号D/の値が読み取られてそ
の出力端子Ｑから出力され、該出力が該クロック信号の
次の立上り時刻まで保持される。これによって該アップ
／ダウン信号の変化時点（すなわちカウントアップ動作
からカウントダウン動作への変化時点およびカウントダ
ウン動作からカウントアップ動作への変化時点）を該ク
ロック信号CLKの立上り時点に同期させることができ
る。
このようにして該アップダウンカウンタに入力される
アップ／ダウン信号D/自体がどのようなタイミングで
変化しても、該Ｄフリップフロップ６によりその変化時
点が該クロック信号CLKと同期させられてから、該同期
したアップ／ダウン信号がアンドゲート４に入力される
とともに、インバータ７を通してアンドゲート３に入力
される。
アップ／ダウン信号D/自体がどのようなタイミングで
変化しても、該Ｄフリップフロップ６によりその変化時
点が該クロック信号CLKと同期させられてから、該同期
したアップ／ダウン信号がアンドゲート４に入力される
とともに、インバータ７を通してアンドゲート３に入力
される。
またクロック信号CLKはインバータ81乃至84により若
干遅延させられてから、該アンドゲート３および４に入
力され、これにより該アンドゲート３および４に該クロ
ック信号CLKが入力される時点では、該アップ／ダウン
信号のレベルがカウントアップの状態であるかカウント
ダウンの状態であるか確定されている。
干遅延させられてから、該アンドゲート３および４に入
力され、これにより該アンドゲート３および４に該クロ
ック信号CLKが入力される時点では、該アップ／ダウン
信号のレベルがカウントアップの状態であるかカウント
ダウンの状態であるか確定されている。
以上の構成によって該アンドゲート３の出力側は、カ
ウントアップ動作時であってかつ下位桁のカウンタ出力
が０のときに、該クロック信号CLKの出力期間中だけ
“1"となり、一方、該アンドゲート４の出力側は、カウ
ントダウン動作時であってかつ下位桁のカウンタ出力が
９のときに、該クロック信号CLKの出力期間中だけ“1"
となる。５は該アンドゲート３および４の出力が入力さ
れるオアゲートであり、該オアゲート５の出力側からキ
ャリ出力が出力される。
ウントアップ動作時であってかつ下位桁のカウンタ出力
が０のときに、該クロック信号CLKの出力期間中だけ
“1"となり、一方、該アンドゲート４の出力側は、カウ
ントダウン動作時であってかつ下位桁のカウンタ出力が
９のときに、該クロック信号CLKの出力期間中だけ“1"
となる。５は該アンドゲート３および４の出力が入力さ
れるオアゲートであり、該オアゲート５の出力側からキ
ャリ出力が出力される。
このようにして該キャリ出力は、カウントアップ動作
時であってかつ下位桁のカウンタ出力が０のとき、およ
びカウントダウン動作時であってかつ下位桁のカウンタ
出力が９のときに、それぞれ該クロック信号CLKの出力
期間中だけ出力され、後述するように該キャリ出力の立
上りが上位桁のカウンタのクロック信号として使用され
る。
時であってかつ下位桁のカウンタ出力が０のとき、およ
びカウントダウン動作時であってかつ下位桁のカウンタ
出力が９のときに、それぞれ該クロック信号CLKの出力
期間中だけ出力され、後述するように該キャリ出力の立
上りが上位桁のカウンタのクロック信号として使用され
る。
第２図は上記第１図の回路の動作を説明するタイミン
グ図であって、第２図（ａ）に示される例では、当初は
カウントアップ動作が行われており、下位桁のカウンタ
に入力されるクロック信号CLKの立上り時刻毎に、該下
位桁のカウンタはカウントアップ動作を行い、そのカウ
ント数が０になると該クロック信号CLKの出力期間中だ
けキャリ信号が出力され、該キャリ信号の立上り時点で
上位桁のカウント数が１だけカウントアップされる。
グ図であって、第２図（ａ）に示される例では、当初は
カウントアップ動作が行われており、下位桁のカウンタ
に入力されるクロック信号CLKの立上り時刻毎に、該下
位桁のカウンタはカウントアップ動作を行い、そのカウ
ント数が０になると該クロック信号CLKの出力期間中だ
けキャリ信号が出力され、該キャリ信号の立上り時点で
上位桁のカウント数が１だけカウントアップされる。
その後、該クロック信号のカウント数が２までカウン
トアップされた後、次のクロック信号CLKの立上り時点
でアップ／ダウン信号のレベルが変化してカウントアッ
プ信号からカウントダウン信号に切り換ると、該下位桁
のカウンタに入力されるクロック信号CLKの立上り時刻
毎に、該下位桁のカウンタはカウントダウン動作を行
う。そしてそのカウント数が９になると該クロック信号
CLKの出力期間中だけキャリ信号が出力され、該キャリ
信号の立上り時点で上位桁のカウント数が１だけカウン
トダウンされる。
トアップされた後、次のクロック信号CLKの立上り時点
でアップ／ダウン信号のレベルが変化してカウントアッ
プ信号からカウントダウン信号に切り換ると、該下位桁
のカウンタに入力されるクロック信号CLKの立上り時刻
毎に、該下位桁のカウンタはカウントダウン動作を行
う。そしてそのカウント数が９になると該クロック信号
CLKの出力期間中だけキャリ信号が出力され、該キャリ
信号の立上り時点で上位桁のカウント数が１だけカウン
トダウンされる。
このように上記第１図の回路では、カウントアップ動
作においては下位桁のカウンタの出力が０になったとき
（すなわちまさに桁上りが行われるべきクロック信号の
立上り時点で）、カウントアップ状態であることを確定
した上でキャリ信号を出力させ、該キャリ信号の立上り
で上位桁のカウントアップが行われる。一方、カウント
ダウン動作においては下位桁のカウンタの出力が９にな
ったとき（すなわちまさに桁下りが行われるべきクロッ
ク信号の立上り時点で）、カウントダウン状態であるこ
とを確定した上でキャリ信号を出力させ、該キャリ信号
の立上りで上位桁のカウントダウンが行われる。
作においては下位桁のカウンタの出力が０になったとき
（すなわちまさに桁上りが行われるべきクロック信号の
立上り時点で）、カウントアップ状態であることを確定
した上でキャリ信号を出力させ、該キャリ信号の立上り
で上位桁のカウントアップが行われる。一方、カウント
ダウン動作においては下位桁のカウンタの出力が９にな
ったとき（すなわちまさに桁下りが行われるべきクロッ
ク信号の立上り時点で）、カウントダウン状態であるこ
とを確定した上でキャリ信号を出力させ、該キャリ信号
の立上りで上位桁のカウントダウンが行われる。
すなわち該アップ／ダウン信号は、該クロック信号の
立上り時点でカウントアップ状態であるかカウントダウ
ン状態であるかが確定され、該クロック信号の立上り時
点以降の途中のタイミングで該アップ／ダウン信号が変
化することはないので、これによって誤ったキャリ信号
を出力することがなくなる。
立上り時点でカウントアップ状態であるかカウントダウ
ン状態であるかが確定され、該クロック信号の立上り時
点以降の途中のタイミングで該アップ／ダウン信号が変
化することはないので、これによって誤ったキャリ信号
を出力することがなくなる。
また該キャリ信号は該クロック信号CLKの出力期間中
だけ出力され、次のクロック信号CLKの立上り前に、必
ず一旦リセットされるので、次のクロック信号立上り時
に再びキャリ信号が出力される場合（すなわち例えば09
→10→09と変化する場合のように連続してキャリ信号が
出力される場合）にも必ず該キャリ信号をその都度立上
らせることができ、誤動作することがなくなる。
だけ出力され、次のクロック信号CLKの立上り前に、必
ず一旦リセットされるので、次のクロック信号立上り時
に再びキャリ信号が出力される場合（すなわち例えば09
→10→09と変化する場合のように連続してキャリ信号が
出力される場合）にも必ず該キャリ信号をその都度立上
らせることができ、誤動作することがなくなる。
なお第２図（ｂ）にはクロック信号のカウント数が９
までカウントアップされた後、次のクロック信号CLKの
立上り時点で、アップ／ダウン信号のレベルが変化して
カウントアップ信号からカウントダウン信号に切り換る
場合が示されており、このような場合には上記第４図に
示されるような誤ったキャリ信号が出力されることがな
いので、したがって例えば08→09→08→07→…というカ
ウントを正しく行うことができる。
までカウントアップされた後、次のクロック信号CLKの
立上り時点で、アップ／ダウン信号のレベルが変化して
カウントアップ信号からカウントダウン信号に切り換る
場合が示されており、このような場合には上記第４図に
示されるような誤ったキャリ信号が出力されることがな
いので、したがって例えば08→09→08→07→…というカ
ウントを正しく行うことができる。
本考案によれば、アップダウンカウンタに入力される
アップ／ダウン信号がどのタイミングで変化してもキャ
リ信号を正しく出力させることができ、誤動作を起すこ
となく上位桁を駆動することができる。
アップ／ダウン信号がどのタイミングで変化してもキャ
リ信号を正しく出力させることができ、誤動作を起すこ
となく上位桁を駆動することができる。
第１図は、本考案の１実施例としてのアップダウンカウ
ンタのキャリ信号出力部の構成を示す回路図、 第２図（ａ），（ｂ）は、第１図の回路の動作を説明す
るタイミング図、 第３図は、従来技術におけるアップダウンカウンタのキ
ャリ信号出力部の１例を示す回路図、 第４図は、第３図の回路の動作を説明するタイミング
図、 第５図は、この種のアップダウンカウンタの概略構成を
例示する図である。 （符号の説明） 1,2,3,4…アンドゲート、５…オアゲート、６…Ｄフリ
ップフロップ、7,81,82,83,84…インバータ、11,12,13,
14…アンドゲート、15…オアゲート、16…インバータ、
C1,C2…カウンタ、D/…アップ／ダウン信号、CLK…ク
ロック信号。
ンタのキャリ信号出力部の構成を示す回路図、 第２図（ａ），（ｂ）は、第１図の回路の動作を説明す
るタイミング図、 第３図は、従来技術におけるアップダウンカウンタのキ
ャリ信号出力部の１例を示す回路図、 第４図は、第３図の回路の動作を説明するタイミング
図、 第５図は、この種のアップダウンカウンタの概略構成を
例示する図である。 （符号の説明） 1,2,3,4…アンドゲート、５…オアゲート、６…Ｄフリ
ップフロップ、7,81,82,83,84…インバータ、11,12,13,
14…アンドゲート、15…オアゲート、16…インバータ、
C1,C2…カウンタ、D/…アップ／ダウン信号、CLK…ク
ロック信号。
Claims (1)
- 【請求項１】クロック信号を順次カウントアップ又はカ
ウントダウンして０から９までのカウント数を出力する
第１のカウンタと、該第１のカウンタから出力されるキ
ャリ信号を順次カウントアップ又はカウントダウンして
その上位の桁の０から９までのカウント数を出力する第
２のカウンタとをそなえたアップダウンカウンタであっ
て、 カウントアップ動作からカウントダウン動作への変化時
点およびカウントダウン動作からカウントアップ動作へ
の変化時点を該クロック信号の立上り時点に同期させる
手段と、カウントアップ動作時には該第１のカウンタの
出力が０となったときに該クロック信号と同期したキャ
リ信号を出力する手段と、カウントダウン動作時には該
第１のカウンタの出力が９となったときに該クロック信
号と同期したキャリ信号を出力する手段とをそなえるこ
とを特徴とするアップダウンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12247890U JP2539681Y2 (ja) | 1990-11-26 | 1990-11-26 | アップダウンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12247890U JP2539681Y2 (ja) | 1990-11-26 | 1990-11-26 | アップダウンカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0480134U JPH0480134U (ja) | 1992-07-13 |
| JP2539681Y2 true JP2539681Y2 (ja) | 1997-06-25 |
Family
ID=31870257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12247890U Expired - Lifetime JP2539681Y2 (ja) | 1990-11-26 | 1990-11-26 | アップダウンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539681Y2 (ja) |
-
1990
- 1990-11-26 JP JP12247890U patent/JP2539681Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480134U (ja) | 1992-07-13 |
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