JPS62298248A - ビツト・パタ−ン検出回路 - Google Patents
ビツト・パタ−ン検出回路Info
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- JPS62298248A JPS62298248A JP62092159A JP9215987A JPS62298248A JP S62298248 A JPS62298248 A JP S62298248A JP 62092159 A JP62092159 A JP 62092159A JP 9215987 A JP9215987 A JP 9215987A JP S62298248 A JPS62298248 A JP S62298248A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/02—Indexing scheme relating to groups G06F7/02 - G06F7/026
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明はコンピュータ間の通信インターフェースに関し
、より具体的には、通信ビット・パターンを検出するた
めのパターン認識回路に関するものである。
、より具体的には、通信ビット・パターンを検出するた
めのパターン認識回路に関するものである。
Ｂ、従来技術
］ンピュータが発達するにつれて、コンピュータ間の通
信が望まれるようになってきた。従来、コンピュータ間
、およびコンピュータとコンピュータ端末の間で通信で
きるようにするため、いくつかの通信規格が制定されて
きた。そのような規格の１つは、アメリカ電子工業会（
ＥＩＡ）（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅ
ｓ Ａｓ５ｏｃｉａｔｉｏｎ ）制定のＲ５−２３２規
格である。この規格の公式名称は「直列２進インターフ
エースを用いたデータ端末装置とデータ回線終端装置の
間のインターフェース（Ｉｎｔｅｒｆａｃｅ Ｂｅｔｗ
ｅｅｎ Ｄａｔａ ＴｅｒｍｉｎａｌＥｑｕｉｐｍｅｎ
ｔ ａｎｄ Ｄａｔａ Ｃｉｒｃｕｉｔ−ｔｅｒｍｉｎ
ａｔｉｎｇＥｑｕｉｐｍｅｎｔ Ｅｍｐｌｏｙｉｎｇ
５ｅｒｉａｌ Ｂｉｎａｒｙ Ｉｎｔｅｒｆａｃｅ）」
である。この規格は、電気信号特性に対する仕り、イン
ターフェースの機械特性に対する仕様、信号の機能的記
述、および特定のインターフェース・タイプに対する信
号の標準サブセットのリストの４つの部分から成る。Ｒ
５−２３２規格は、返答するためのプロトコルに対する
仕様と、さらに、半二重データ・リンクで伝送方向を反
転する手段に対する仕様を含んでいる。しかし、自動ダ
イヤルに対する要件等、この規格が適用されない分野が
いくつかある。
信が望まれるようになってきた。従来、コンピュータ間
、およびコンピュータとコンピュータ端末の間で通信で
きるようにするため、いくつかの通信規格が制定されて
きた。そのような規格の１つは、アメリカ電子工業会（
ＥＩＡ）（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅ
ｓ Ａｓ５ｏｃｉａｔｉｏｎ ）制定のＲ５−２３２規
格である。この規格の公式名称は「直列２進インターフ
エースを用いたデータ端末装置とデータ回線終端装置の
間のインターフェース（Ｉｎｔｅｒｆａｃｅ Ｂｅｔｗ
ｅｅｎ Ｄａｔａ ＴｅｒｍｉｎａｌＥｑｕｉｐｍｅｎ
ｔ ａｎｄ Ｄａｔａ Ｃｉｒｃｕｉｔ−ｔｅｒｍｉｎ
ａｔｉｎｇＥｑｕｉｐｍｅｎｔ Ｅｍｐｌｏｙｉｎｇ
５ｅｒｉａｌ Ｂｉｎａｒｙ Ｉｎｔｅｒｆａｃｅ）」
である。この規格は、電気信号特性に対する仕り、イン
ターフェースの機械特性に対する仕様、信号の機能的記
述、および特定のインターフェース・タイプに対する信
号の標準サブセットのリストの４つの部分から成る。Ｒ
５−２３２規格は、返答するためのプロトコルに対する
仕様と、さらに、半二重データ・リンクで伝送方向を反
転する手段に対する仕様を含んでいる。しかし、自動ダ
イヤルに対する要件等、この規格が適用されない分野が
いくつかある。
もっと最近になって、ＣＣＩＴＴ（国際電信電話諮問委
員会）は勧告Ｘ、２１を出した。ＣＣＩＴＴは国連の機
関であるが、規格よりもむしろ勧告を出している。従来
、”ＣＣＩＴＴの勧告はＥＩＡの規格とほとんど同じで
あったが、Ｘ、２１勧告はどのＥＩＡ規格とも大幅に異
なっている。簡単に言うと、ｘ、２１勧告は、電話網で
のアナログ伝送ではなくてディジタル同期形式を用いた
、データ装置と公衆データ網の間のインターフェース仕
様を提供する。このＸ、２１勧告は公衆データ網を対象
とする。Ｘ、２１勧告は、発呼および返答を行ない、ま
たそのような接続が確立された後でデータを送信および
受信するためのプロトコルを含んでいる。
員会）は勧告Ｘ、２１を出した。ＣＣＩＴＴは国連の機
関であるが、規格よりもむしろ勧告を出している。従来
、”ＣＣＩＴＴの勧告はＥＩＡの規格とほとんど同じで
あったが、Ｘ、２１勧告はどのＥＩＡ規格とも大幅に異
なっている。簡単に言うと、ｘ、２１勧告は、電話網で
のアナログ伝送ではなくてディジタル同期形式を用いた
、データ装置と公衆データ網の間のインターフェース仕
様を提供する。このＸ、２１勧告は公衆データ網を対象
とする。Ｘ、２１勧告は、発呼および返答を行ない、ま
たそのような接続が確立された後でデータを送信および
受信するためのプロトコルを含んでいる。
通信規格についての概説が、バイト・マガジン（Ｂ Ｙ
Ｔ Ｅ Ｍａｇａｚｉｎｅ ）、１９８３年２月号
に所収の「ようこそ規格のジャングルへ（Ｗｅｌｃｏｍ
ｅ ｔ。
Ｔ Ｅ Ｍａｇａｚｉｎｅ ）、１９８３年２月号
に所収の「ようこそ規格のジャングルへ（Ｗｅｌｃｏｍ
ｅ ｔ。
ｔｈｅ ５ｔａｎｄａｒｄｓ Ｊｕｎｇｌｅ） Ｊと題
する雑誌記事に含まれている。
する雑誌記事に含まれている。
データ通信の実現の１つの重要な態様は、直列ビット・
ストリームの形でもたらされる特定のビット・パターン
を認識するための手法をもたらすことである。そのよう
なビット・パターンは、コンピュータの介入を必要とす
ることがある特別の条件を反映したものである。そのよ
うな条件の１つは、呼の確立または呼の切断等の状態変
更条件である。ビット・パターンを認識する従来の手法
の１つは、比較機構および第２のレジスタに接続された
、テストすべきビット・パターンを含むレジスタを含ん
でおり、第２のレジスタは認識すべき所定のパターンを
含んでいる。テストされたパターンが所定のパターンと
一致したとき、比較機構は信号を出力する。もう１つの
手法が、１８Ｍテクニカル・ディスクロージャ・プルテ
ン、Ｖｏｗ。
ストリームの形でもたらされる特定のビット・パターン
を認識するための手法をもたらすことである。そのよう
なビット・パターンは、コンピュータの介入を必要とす
ることがある特別の条件を反映したものである。そのよ
うな条件の１つは、呼の確立または呼の切断等の状態変
更条件である。ビット・パターンを認識する従来の手法
の１つは、比較機構および第２のレジスタに接続された
、テストすべきビット・パターンを含むレジスタを含ん
でおり、第２のレジスタは認識すべき所定のパターンを
含んでいる。テストされたパターンが所定のパターンと
一致したとき、比較機構は信号を出力する。もう１つの
手法が、１８Ｍテクニカル・ディスクロージャ・プルテ
ン、Ｖｏｗ。
２３、Ｎｏ、１０．１９７０年３月、に所載の「ループ
・レジスタ・パターン検出（ＬｏｏｐＲｅｇｉｓｔｅｒ
Ｐａｔｔｅｒｎ Ｄｅｔｅｃｔｉｏｎ） Ｊと題する
論文に開示されている。この論文は、組合せ論理に接続
された出力を備えた、レジスタを開示している。
・レジスタ・パターン検出（ＬｏｏｐＲｅｇｉｓｔｅｒ
Ｐａｔｔｅｒｎ Ｄｅｔｅｃｔｉｏｎ） Ｊと題する
論文に開示されている。この論文は、組合せ論理に接続
された出力を備えた、レジスタを開示している。
組合せ論理の出力は、検出信号を発生する。もう１つの
手法が、１８Ｍテクニカル・ディスクロージャ・フルテ
ン、Ｖｏｌ、２３、Ｎｏ、３．１９８０年８月、に所載
の「多数決論理を用いた特別ビット・パターン検出器（
Ｓｐｅｃｉａｌ Ｂｉｔ ＰａｔｔｅｒｎＤｅｔｅｃｔ
ｏｒ Ｅｍｐｌｏｙｉｎｇ Ｍａｊｏｒｉｔｙ Ｌｏｇ
ｉｃ） Ｊと題する論文に開示されている。
手法が、１８Ｍテクニカル・ディスクロージャ・フルテ
ン、Ｖｏｌ、２３、Ｎｏ、３．１９８０年８月、に所載
の「多数決論理を用いた特別ビット・パターン検出器（
Ｓｐｅｃｉａｌ Ｂｉｔ ＰａｔｔｅｒｎＤｅｔｅｃｔ
ｏｒ Ｅｍｐｌｏｙｉｎｇ Ｍａｊｏｒｉｔｙ Ｌｏｇ
ｉｃ） Ｊと題する論文に開示されている。
Ｃ１発明が解決しようとする問題点
これらの従来技術の方法は、複数の入力信号に対するパ
ターン検出を行なわない。さらに、これらの手法は、認
識処理が開始される前に完全なパターンがレジスタにロ
ードされることを必要とする。本発明の目的は、複数の
入力信号に対する数個の所定パターンのうちの１つを検
出したとき、出力信号を発生するビット・パターン検出
回路を提供することである。
ターン検出を行なわない。さらに、これらの手法は、認
識処理が開始される前に完全なパターンがレジスタにロ
ードされることを必要とする。本発明の目的は、複数の
入力信号に対する数個の所定パターンのうちの１つを検
出したとき、出力信号を発生するビット・パターン検出
回路を提供することである。
本発明のもう１つの目的は、最小量のハードウェア回路
しか必要とせずに高速応答をもたらす、ビット・パター
ン検出回路を提供することである。
しか必要とせずに高速応答をもたらす、ビット・パター
ン検出回路を提供することである。
Ｄ８問題点を解決するための手段
本発明によれば、複数の入力信号に対して第１の指定さ
れた数の一連のビットに対する所定の数個のビット・パ
ターンのうちの１つが発生したとき、出力信号を発生す
る通信ビット・パターン検出回路が提供される。ここで
、入力信号は、それぞれデータ・ビットの連続した直列
ストリームである。通信ビット・パターン検出回路は、
第１の指定された数よりも小さな第２の指定された数の
ビットが、それぞれの各入力信号に対する所定のパター
ンのうちの１つのパターンの一部分と一致しないとき、
非検出信号を発生する段を含んでいる。この回路は、さ
らにビット期間をカウントし、カウントが所定ビット・
パターンに対する第１の指定された数のビットに等しい
とき、出力信号を発生する、カウント段を含んでいる。
れた数の一連のビットに対する所定の数個のビット・パ
ターンのうちの１つが発生したとき、出力信号を発生す
る通信ビット・パターン検出回路が提供される。ここで
、入力信号は、それぞれデータ・ビットの連続した直列
ストリームである。通信ビット・パターン検出回路は、
第１の指定された数よりも小さな第２の指定された数の
ビットが、それぞれの各入力信号に対する所定のパター
ンのうちの１つのパターンの一部分と一致しないとき、
非検出信号を発生する段を含んでいる。この回路は、さ
らにビット期間をカウントし、カウントが所定ビット・
パターンに対する第１の指定された数のビットに等しい
とき、出力信号を発生する、カウント段を含んでいる。
ただし、このカウント段は、非検出信号の発生時にリセ
ットされる。
ットされる。
１つの実施例では、通信ビット・パターン検出回路は、
組合せ論理およびシスト・レジスタを有する記憶部を含
んでいる。組合せ論理は、数個の入力信号を受は取った
とき、それらのビットを組み合わせる。この組合せの結
果が、シフト・レジスタに供給される。シフト・レジス
タ内のビットは、各ビット期間毎にシフトされる。シフ
ト・レジスタ内のビットの数は、各入力信号に対する所
定のパターン内のビットの数よりも小さい。シフト・レ
ジスタ内のビットの出力は、論理回路によって再度組み
合わされて、非検出信号を発生する。
組合せ論理およびシスト・レジスタを有する記憶部を含
んでいる。組合せ論理は、数個の入力信号を受は取った
とき、それらのビットを組み合わせる。この組合せの結
果が、シフト・レジスタに供給される。シフト・レジス
タ内のビットは、各ビット期間毎にシフトされる。シフ
ト・レジスタ内のビットの数は、各入力信号に対する所
定のパターン内のビットの数よりも小さい。シフト・レ
ジスタ内のビットの出力は、論理回路によって再度組み
合わされて、非検出信号を発生する。
この非検出信号は、シフト・レジスタ内のパターン、従
りて、入力信号から受は取ったパターンが、所定パター
ンのいずれにも一致しないことを意味する。非検出信号
は、ビット期間の数をカウントするカウンタに入力とし
て供給される。非検出信号は、前述のようにカウンタを
リセットする。しかし、入力信号に対する所定のビット
・パターン内のビットの数に等しいカウントにまでカウ
ンタが進んだ場合は、所定のパターンのうちの１つを受
は取ったことを示す出力信号が発生される。この実施例
では、非検出信号を受は取って、それがカウンタなリセ
ットするまで、それ以上出力信号が生成されるのを防止
するため、出力信号がカウンタをラッチする。
りて、入力信号から受は取ったパターンが、所定パター
ンのいずれにも一致しないことを意味する。非検出信号
は、ビット期間の数をカウントするカウンタに入力とし
て供給される。非検出信号は、前述のようにカウンタを
リセットする。しかし、入力信号に対する所定のビット
・パターン内のビットの数に等しいカウントにまでカウ
ンタが進んだ場合は、所定のパターンのうちの１つを受
は取ったことを示す出力信号が発生される。この実施例
では、非検出信号を受は取って、それがカウンタなリセ
ットするまで、それ以上出力信号が生成されるのを防止
するため、出力信号がカウンタをラッチする。
この好ましい実施例では、入力信号は組合せ論理に接続
される。１つの入力信号がラッチに供給され、ラッチ自
体はシフト・レジスタ内の接続された組合せ論理の他の
いくつかの段に入力を供給する。シフト・レジスタのラ
ッチからの出力信号は、排他的Ｏｆｔツリーに供給され
る。排他的ＯＲツリーの出力は、非検出信号を発生し、
それがカウンタをリセットする。カウンタの出力は再度
組合せ論理に供給されて、パターンの検出を示すカウン
ト復号信号を発生する。また、カウンタの出力は復号さ
れて、非検出信号を受は取るまでカウンタをその最大カ
ウントに保持するための、フィードバック信号を発生す
る。
される。１つの入力信号がラッチに供給され、ラッチ自
体はシフト・レジスタ内の接続された組合せ論理の他の
いくつかの段に入力を供給する。シフト・レジスタのラ
ッチからの出力信号は、排他的Ｏｆｔツリーに供給され
る。排他的ＯＲツリーの出力は、非検出信号を発生し、
それがカウンタをリセットする。カウンタの出力は再度
組合せ論理に供給されて、パターンの検出を示すカウン
ト復号信号を発生する。また、カウンタの出力は復号さ
れて、非検出信号を受は取るまでカウンタをその最大カ
ウントに保持するための、フィードバック信号を発生す
る。
本発明の特徴と考えられる新規な機能が、頭書の特許請
求の範囲に記載されている。しかし、本発明自体ならび
に発明のその他の特徴および利点は、添付の図面と関連
して本発明の実施例についての下記の記載を参照すると
、最も良く理解できるはずである。
求の範囲に記載されている。しかし、本発明自体ならび
に発明のその他の特徴および利点は、添付の図面と関連
して本発明の実施例についての下記の記載を参照すると
、最も良く理解できるはずである。
Ｅ、実施例
コンピュータ通信の一般的構成を第１図に示す。
線１０は、モデム１１への通信線を表わす。モデム１１
は、一般にデータ回線終端装置またはデータ通信装置（
ＤＣＥ）と呼ばれる。ＤＣＥは次に線１０を介して、デ
ータ端末装置（ＤＴＥ ）と呼ばれる中央処理装置（Ｃ
ＰＵ）１９にデータを供給する。ＣＰＵ１９は、多重信
号人出力線１８によって通信アダプタ１２に接続された
プロセッサ２０を備えている。通信アダプタ１２は、外
部線１０に接続された内部線１４を備え、内部線１４は
さらに、所定のいくつかのパターンのうちの１つが検出
されたとき、プロセッサ２０に指示を出すパターン検出
回路１６に接続されている。モデム１１から線１０上に
供給される信号には、信号要素タイミング（Ｓ）、指示
信号（１）および受信信号（Ｒ）などがある。また、任
意選択のバイト・タイミング信号（Ｂ）を含むこともで
きる。
は、一般にデータ回線終端装置またはデータ通信装置（
ＤＣＥ）と呼ばれる。ＤＣＥは次に線１０を介して、デ
ータ端末装置（ＤＴＥ ）と呼ばれる中央処理装置（Ｃ
ＰＵ）１９にデータを供給する。ＣＰＵ１９は、多重信
号人出力線１８によって通信アダプタ１２に接続された
プロセッサ２０を備えている。通信アダプタ１２は、外
部線１０に接続された内部線１４を備え、内部線１４は
さらに、所定のいくつかのパターンのうちの１つが検出
されたとき、プロセッサ２０に指示を出すパターン検出
回路１６に接続されている。モデム１１から線１０上に
供給される信号には、信号要素タイミング（Ｓ）、指示
信号（１）および受信信号（Ｒ）などがある。また、任
意選択のバイト・タイミング信号（Ｂ）を含むこともで
きる。
Ｘ、２１勧告は、呼の確立および呼の切断の状態遷移シ
ーケンスを示すいくつかのビット・パターンを規定して
いる。この勧告では、呼のパターンは、所定のパターン
としてＲ信号およびｌ信号をその間に受は取る、連続し
た１６ないし２４個のサンプル周期として規定される。
ーケンスを示すいくつかのビット・パターンを規定して
いる。この勧告では、呼のパターンは、所定のパターン
としてＲ信号およびｌ信号をその間に受は取る、連続し
た１６ないし２４個のサンプル周期として規定される。
これら所定パターンのいくつかを、以下の表Ａないし表
Ｅに示す。
Ｅに示す。
パターン内の各ビットは、所定のビット期間中に受は増
られる。これらのビット期間は、信号要素タイミング（
Ｓ）によって規定される。表へないし表Ｅに示すこれら
のビット・パターンのいずれかが検出されたとき、出力
を発生することが本発明の目的である。表Ａないし表り
では、受信（Ｒ）信号は反復性である。すなわち、受信
（Ｒ）信号が、４ビツト毎に反復される。同様に、表Ｅ
では、指示（Ｔ）信号が反復性である。
られる。これらのビット期間は、信号要素タイミング（
Ｓ）によって規定される。表へないし表Ｅに示すこれら
のビット・パターンのいずれかが検出されたとき、出力
を発生することが本発明の目的である。表Ａないし表り
では、受信（Ｒ）信号は反復性である。すなわち、受信
（Ｒ）信号が、４ビツト毎に反復される。同様に、表Ｅ
では、指示（Ｔ）信号が反復性である。
人
第２図は、本発明の概略図を示す。１，９２２は指示（
１）信号を受は取るように接続されている。
１）信号を受は取るように接続されている。
線２４は受信（Ｒ）信号を受は取るように接続されてい
る。これら２つの信号は、論理３９に供給される。論理
３９は、インバータ２６、ＡＮＤゲート２８．４２．４
７．５５、Ｏｒｔゲート３０．４４．４８．５６、ラッ
チ３２．３４．４６．５０．５８を含んでいる。ラッチ
３４．４６．５０．５８は、シフト・レジスタとして構
成される。信号要素タイミング（Ｓ）の立上りの発生時
に、これらのラッチ３４．４６．５０．５８内のビット
は右にシフトする。回路３９の出力は、線８８．５２．
５４．６０を介して、排他的ＯＲツリー回路６３に供給
される。排他的ＯＲツリー回路６３は、排他的ＯＲゲー
ト６２．６４．６６とラッチ６８から成る。ラッチ６８
の出力は、リセット信号または非検出信号として、線７
２を介してカウンタ７０に供給される。カウンタ７０は
、それぞれ１ビツトを含む、４つの段７０Ａ、７０Ｂ、
７０Ｃ１７０Ｄからなる４段カウンタである。これら４
段の出力は、インバータ７８およびＡ Ｎ Ｄゲート８
０によって復号されて、線８２上にパターン検出信号を
発生する。段７ＯＡないし７０Ｄの出力は、またＡＮＤ
ゲート７６によって復号されて、線７４上にフィードバ
ック信号を発生し、線７２上で信号を受は取ってカウン
タ７０をリセットするまで、カウンタ７０のカウントを
停止させ、従って、線８２上の出力をラッチする。
る。これら２つの信号は、論理３９に供給される。論理
３９は、インバータ２６、ＡＮＤゲート２８．４２．４
７．５５、Ｏｒｔゲート３０．４４．４８．５６、ラッ
チ３２．３４．４６．５０．５８を含んでいる。ラッチ
３４．４６．５０．５８は、シフト・レジスタとして構
成される。信号要素タイミング（Ｓ）の立上りの発生時
に、これらのラッチ３４．４６．５０．５８内のビット
は右にシフトする。回路３９の出力は、線８８．５２．
５４．６０を介して、排他的ＯＲツリー回路６３に供給
される。排他的ＯＲツリー回路６３は、排他的ＯＲゲー
ト６２．６４．６６とラッチ６８から成る。ラッチ６８
の出力は、リセット信号または非検出信号として、線７
２を介してカウンタ７０に供給される。カウンタ７０は
、それぞれ１ビツトを含む、４つの段７０Ａ、７０Ｂ、
７０Ｃ１７０Ｄからなる４段カウンタである。これら４
段の出力は、インバータ７８およびＡ Ｎ Ｄゲート８
０によって復号されて、線８２上にパターン検出信号を
発生する。段７ＯＡないし７０Ｄの出力は、またＡＮＤ
ゲート７６によって復号されて、線７４上にフィードバ
ック信号を発生し、線７２上で信号を受は取ってカウン
タ７０をリセットするまで、カウンタ７０のカウントを
停止させ、従って、線８２上の出力をラッチする。
第３Ａ図は、第２図のパターン検出回路の動作に対する
表Ａの所定のパターンのタイミング図を示す。第３Ａ図
では、信号要素タイミング（Ｓ）は、線１１０として示
され、受信信号（Ｒ）は線１１２として示され、指示信
号（１）は線１１４として示され、非検出信号は線１１
３として示され、パターン検出信号は線１１５として示
されている。第３Ａ図の線１１３の下の数は、カウンタ
７０に含まれる１６進カウントを表わす（「Ｘ」は「何
でもよい」状！虎を表わす）。第３Ａ図で、指示線１１
４は低レベルのままである。受信線１１２はビット期間
３の終りに低レベルから高レベルに遷移する。第２図を
参照すると、線２２上の指示信号が低レベルのとき、イ
ンバータ２６から「１」の出力が発生し、この出力はＡ
Ｎ Ｄゲート２８に入力されると共に、線３６を介し
てＡＮＤゲート４２．４７．５５に入力される。この低
レベル信号は、実際には、ＡＮＤゲート２８を介して線
２４上に受信信号１１２の入力をもたらし、またＡＮＤ
ゲート４２．４７および５５を介してそれがシフトされ
た人力をもたらす。さらに、線２２上の低レベル信号は
ラッチ３２にラッチされて、線４０ｅ介して３）（７）
ＯＲゲート４４．４８．５６に出力を供給する。従って
、この例では、指示信号が低レベルのとき、ラッチ３４
．４６．５０．５８は線２４上の受信信号１１２の内容
を含むことになる。従って、期間４のとき、ラッチ３４
は１を含み、ラッチ４６．５０．５８（それぞれ期間３
．２．１の人力を表わす）はＯを含む。
表Ａの所定のパターンのタイミング図を示す。第３Ａ図
では、信号要素タイミング（Ｓ）は、線１１０として示
され、受信信号（Ｒ）は線１１２として示され、指示信
号（１）は線１１４として示され、非検出信号は線１１
３として示され、パターン検出信号は線１１５として示
されている。第３Ａ図の線１１３の下の数は、カウンタ
７０に含まれる１６進カウントを表わす（「Ｘ」は「何
でもよい」状！虎を表わす）。第３Ａ図で、指示線１１
４は低レベルのままである。受信線１１２はビット期間
３の終りに低レベルから高レベルに遷移する。第２図を
参照すると、線２２上の指示信号が低レベルのとき、イ
ンバータ２６から「１」の出力が発生し、この出力はＡ
Ｎ Ｄゲート２８に入力されると共に、線３６を介し
てＡＮＤゲート４２．４７．５５に入力される。この低
レベル信号は、実際には、ＡＮＤゲート２８を介して線
２４上に受信信号１１２の入力をもたらし、またＡＮＤ
ゲート４２．４７および５５を介してそれがシフトされ
た人力をもたらす。さらに、線２２上の低レベル信号は
ラッチ３２にラッチされて、線４０ｅ介して３）（７）
ＯＲゲート４４．４８．５６に出力を供給する。従って
、この例では、指示信号が低レベルのとき、ラッチ３４
．４６．５０．５８は線２４上の受信信号１１２の内容
を含むことになる。従って、期間４のとき、ラッチ３４
は１を含み、ラッチ４６．５０．５８（それぞれ期間３
．２．１の人力を表わす）はＯを含む。
従って、それぞれ線３８．５２．５４．６０上に含まれ
るこれらのラッチ３４．４６．５０．５８の出力は、排
他的ＯＲツリー６３により復号され、ラッチ６８に出力
を供給し、その出力が線７２を介してカウンタ７０に供
給されて、期間７のときカウンタをリセットする。期間
５で、ラッチ３４．４６．５０．５８はそれぞれ１．１
．０、Ｏであり、排他的ＯＲツリー６３によって表Ａな
いし表Ｅに示すパターンのうちの１つのパターンの一部
分として復号され、従って、カウンタ７０は線７２を介
してリセットされない。好ましい実施例では、シフト・
レジスタ内のラッチの数は、表Ａないし表Ｅに示す入力
信号の反復パターン内のビットの数に等しい。しかし、
期間６では、回路３９の内容はそれらのパターンのどの
パターンでもないものとして復号され、従って、線１１
８で示されるように、線７２上に再開信号が発生する。
るこれらのラッチ３４．４６．５０．５８の出力は、排
他的ＯＲツリー６３により復号され、ラッチ６８に出力
を供給し、その出力が線７２を介してカウンタ７０に供
給されて、期間７のときカウンタをリセットする。期間
５で、ラッチ３４．４６．５０．５８はそれぞれ１．１
．０、Ｏであり、排他的ＯＲツリー６３によって表Ａな
いし表Ｅに示すパターンのうちの１つのパターンの一部
分として復号され、従って、カウンタ７０は線７２を介
してリセットされない。好ましい実施例では、シフト・
レジスタ内のラッチの数は、表Ａないし表Ｅに示す入力
信号の反復パターン内のビットの数に等しい。しかし、
期間６では、回路３９の内容はそれらのパターンのどの
パターンでもないものとして復号され、従って、線１１
８で示されるように、線７２上に再開信号が発生する。
期間１０で、線１１４上の受信信号が低レベルとなるシ
ーケンスの先頭部分が始まる。線１１３に記したカウン
タ数で示されるようにカウンタは期間２８まで増分し始
め、期間２８に線８２上にパルスが与えられる。次の期
間２７が発生すると、線７４上に出力が発生し、線７２
上で再開信号を受は取るまで、カウンタ７０のカウント
を停止する。
ーケンスの先頭部分が始まる。線１１３に記したカウン
タ数で示されるようにカウンタは期間２８まで増分し始
め、期間２８に線８２上にパルスが与えられる。次の期
間２７が発生すると、線７４上に出力が発生し、線７２
上で再開信号を受は取るまで、カウンタ７０のカウント
を停止する。
従って、表Ａの所定のパターンは、第３Ａ図に示すタイ
ミング図を与える。
ミング図を与える。
第３Ｂ図は、表Ｂの所定のパターンの認識のタイミング
図を示す。この場合も、線１１６は信号要素タイミング
（Ｓ）を表わし、線１１８は受信（ｒｔ）信号を表わし
、綜１２０は指示（１）信号を表わし、線１１７は線７
２上のリセット信号を表わし、線１１９は線８２上の検
出信号を表わす。
図を示す。この場合も、線１１６は信号要素タイミング
（Ｓ）を表わし、線１１８は受信（ｒｔ）信号を表わし
、綜１２０は指示（１）信号を表わし、線１１７は線７
２上のリセット信号を表わし、線１１９は線８２上の検
出信号を表わす。
カウンタ７０の出力は、線１１７の下の数で示される。
カウンタは、期間７．９．１１．１５で再初期設定され
、線１１９で示されるように線８２上に出力信号が発生
したとき、期間３０までカウントを開始する。
、線１１９で示されるように線８２上に出力信号が発生
したとき、期間３０までカウントを開始する。
第３Ｃ図では、信号要素タイミング（Ｓ）は線１２２と
して示され、受信信号（ｒｔ）は線１２４として示され
、指示信号（１）は線１２６として示され、線１２３は
線７２上のカウンタ・リセット信号を表わし、線１２５
は線８２上の検出信号を表わし、カウンタ７０の出力は
線１２３の下に示す。第３Ｃ図は、受信信号（Ｉｔ）が
１６ビツトの間Ｏと１の間を交互に遷移する、表Ｃのパ
ターンの認識のためのタイミング図を示す。第３Ｃ図の
タイミング図では、このことはまずビット期間１０で開
始し、期間２７中に線１２５（第２図の線８２）上に出
力信号が発生される。
して示され、受信信号（ｒｔ）は線１２４として示され
、指示信号（１）は線１２６として示され、線１２３は
線７２上のカウンタ・リセット信号を表わし、線１２５
は線８２上の検出信号を表わし、カウンタ７０の出力は
線１２３の下に示す。第３Ｃ図は、受信信号（Ｉｔ）が
１６ビツトの間Ｏと１の間を交互に遷移する、表Ｃのパ
ターンの認識のためのタイミング図を示す。第３Ｃ図の
タイミング図では、このことはまずビット期間１０で開
始し、期間２７中に線１２５（第２図の線８２）上に出
力信号が発生される。
第３Ｄ図は、表りのパターンの発生のタイミング図を示
す。線１２８は信号要素タイミング（Ｓ）を表わし、線
１３０は受信信号（Ｒ）を表わし、線１３２は指示信号
（１）を表わし、線１２９はカウンタ・リセット信号（
第２図の線７２）を表わし、カウンタの出力は線１２９
の下に示す。表りでは、Ｒ信号パターンは、１６ビツト
の間００１１を反復する。第３１）図では、このパター
ンは期間１０で開始する。期間２６に示されているよう
に、線１３１（第２図の回路の線８２）上に出力信号が
発生する。
す。線１２８は信号要素タイミング（Ｓ）を表わし、線
１３０は受信信号（Ｒ）を表わし、線１３２は指示信号
（１）を表わし、線１２９はカウンタ・リセット信号（
第２図の線７２）を表わし、カウンタの出力は線１２９
の下に示す。表りでは、Ｒ信号パターンは、１６ビツト
の間００１１を反復する。第３１）図では、このパター
ンは期間１０で開始する。期間２６に示されているよう
に、線１３１（第２図の回路の線８２）上に出力信号が
発生する。
第３Ｅ図に、表Ｅのパターンの検出のタイミング図を示
す。第３Ｅ図では、線１３４は信号要素タイミング（Ｓ
）を表わし、線１３６は受４言イ言号（Ｉｔ）を表わし
、線１３８は指示信号（１）を表わし、線１３５はカウ
ンタ・リセット信号（第２図の線７２）を表わし、線１
３７は検出信号（第２図の線８２）を表わし、カウンタ
７ｏの出力は線１３５の下に示す。第３ｒ１１．図を参
照すると、受信信号１８６は図示の期間中にいくつかの
状態遷移を発生する。線１３８上の指示信号は、期間１
１の間に状態遷移を発生する。表Ｅを参照すると、認識
すべきパターンは、指示（１）信号の最初のビットと２
番目のビットの間の状態遷移を規定し、受信（Ｒ）ビッ
トは「何でもよい」。期間２９の間に線１３７上の出力
信号が発生する。
す。第３Ｅ図では、線１３４は信号要素タイミング（Ｓ
）を表わし、線１３６は受４言イ言号（Ｉｔ）を表わし
、線１３８は指示信号（１）を表わし、線１３５はカウ
ンタ・リセット信号（第２図の線７２）を表わし、線１
３７は検出信号（第２図の線８２）を表わし、カウンタ
７ｏの出力は線１３５の下に示す。第３ｒ１１．図を参
照すると、受信信号１８６は図示の期間中にいくつかの
状態遷移を発生する。線１３８上の指示信号は、期間１
１の間に状態遷移を発生する。表Ｅを参照すると、認識
すべきパターンは、指示（１）信号の最初のビットと２
番目のビットの間の状態遷移を規定し、受信（Ｒ）ビッ
トは「何でもよい」。期間２９の間に線１３７上の出力
信号が発生する。
第３Ｆ図は、表Ｅのパターンの認識と指示（１）信号の
リセットのタイミング図を示す。信号要素タイミング（
Ｓ）は線１４０として示され、受信（ｒ’ｔ）信号は線
１４２として示され、線１４１はカウンタ・リセット信
号として示され、Ｐ；ｌ １４３は検出信号として示さ
れ、カウンタの出力は線１４１の下に示す。この第３Ｆ
図では、指示需号が期間６および期間２４で遷移し、期
間２３で線１４３上に出力信号が発生する。指示信号が
降下した後、期間２７でカウンタ７ｏがリセットされる
。
リセットのタイミング図を示す。信号要素タイミング（
Ｓ）は線１４０として示され、受信（ｒ’ｔ）信号は線
１４２として示され、線１４１はカウンタ・リセット信
号として示され、Ｐ；ｌ １４３は検出信号として示さ
れ、カウンタの出力は線１４１の下に示す。この第３Ｆ
図では、指示需号が期間６および期間２４で遷移し、期
間２３で線１４３上に出力信号が発生する。指示信号が
降下した後、期間２７でカウンタ７ｏがリセットされる
。
この実施例は、受は取った別個の２つの信号を論理的に
組み合わせ、それらの入力信号をシフト・レジスタを介
してシフトすることにより、それらの信号のパターンの
検出を行なう。この実施例は、表Ａないし表Ｅに示す所
定のビット・パターンを認識するように設計された。こ
れらのパターンは、反復された４つのビット・パターン
を含むので、４ビツト・シフト・レジスタが使用された
。反復パターン中のビットの数が多くなるほど、シフト
・レジスタ内のラッチの数が多くなる。この実施例では
、４ビツト・シフト・レジスタは４ビット並列出力信号
を発生した。これらの信号は、排他的ＯＲツリー６３（
第２図）によって連続的に復号されて、タイマ７０に再
開信号を供給する。この独自の構成のため、一度に４ビ
ツトだけを復号すればよく、従って、排他的ＯＲツリー
６３で必要とされるハードウェアの墓が減る。また、こ
の回路の独自の構造のため、タイマ７０の出力は、図示
のようにインバータ７８およびＡＮＤゲート８０で迅速
に復号されて、必要とされる検出信号を線８２上に発生
することができる。
組み合わせ、それらの入力信号をシフト・レジスタを介
してシフトすることにより、それらの信号のパターンの
検出を行なう。この実施例は、表Ａないし表Ｅに示す所
定のビット・パターンを認識するように設計された。こ
れらのパターンは、反復された４つのビット・パターン
を含むので、４ビツト・シフト・レジスタが使用された
。反復パターン中のビットの数が多くなるほど、シフト
・レジスタ内のラッチの数が多くなる。この実施例では
、４ビツト・シフト・レジスタは４ビット並列出力信号
を発生した。これらの信号は、排他的ＯＲツリー６３（
第２図）によって連続的に復号されて、タイマ７０に再
開信号を供給する。この独自の構成のため、一度に４ビ
ツトだけを復号すればよく、従って、排他的ＯＲツリー
６３で必要とされるハードウェアの墓が減る。また、こ
の回路の独自の構造のため、タイマ７０の出力は、図示
のようにインバータ７８およびＡＮＤゲート８０で迅速
に復号されて、必要とされる検出信号を線８２上に発生
することができる。
その他のパターンに対しては、回路３９に含まれる組合
せ論理が変更されるはずである。組合せ論理を追加する
だけで、追加の入力信号が回路３９に供給されて、組み
合わされた人力をシフト・レジスタのラッチに供給でき
ることは、当業者には明らかなはずである。同様に、排
他的ＯＲツリー６３に含まれる論理に追加または変更を
加えることにより、追加のパターンに適応するように排
他的ＯＲツリー６３を変更することができる。さらに、
ラッチ３２（第２図）と同様の方式で組合せ論理に対す
る入力信号を一時的に記ｔヲするための追加のラッチな
ど、種々の変更を実施することができる。さらに、回路
３９は、組合せ論理を一時的に記ｔｒｉするために、各
入力信号用のシフト・レジスタを備えることができる。
せ論理が変更されるはずである。組合せ論理を追加する
だけで、追加の入力信号が回路３９に供給されて、組み
合わされた人力をシフト・レジスタのラッチに供給でき
ることは、当業者には明らかなはずである。同様に、排
他的ＯＲツリー６３に含まれる論理に追加または変更を
加えることにより、追加のパターンに適応するように排
他的ＯＲツリー６３を変更することができる。さらに、
ラッチ３２（第２図）と同様の方式で組合せ論理に対す
る入力信号を一時的に記ｔヲするための追加のラッチな
ど、種々の変更を実施することができる。さらに、回路
３９は、組合せ論理を一時的に記ｔｒｉするために、各
入力信号用のシフト・レジスタを備えることができる。
この組合せ論理の出力は、ラッチ３４．４６．５０．５
８等のシフト・レジスタ・ラッチに記憶されることにな
る。
８等のシフト・レジスタ・ラッチに記憶されることにな
る。
さらに、排他的ＯＲツリー回路６３を、これらの異なる
所定のパターンの復号に適応するように変更することが
できる。
所定のパターンの復号に適応するように変更することが
できる。
第１図は、データ回線終端装置とデータ端末装置の相互
接続を示すブロック・り゛イヤグラムである。 第２図は、通信ビット・パターン検出回路の概略図であ
る。 第３八図ないし第３Ｆ図は、信号要素タイミング（Ｓ）
、指示信号（１）、受信信号（ｆｌ）、および結果とし
て生じる出力信号の発生を示すタイミング図である。 １０・・・・通信回線、１１・・・・モデム、］２・・
・・通信アダプタ、１６・・・・パターン検出回路、１
９・・・・中央処理装置（ＣＰＵ）、２０・・・・プロ
セッサ。
接続を示すブロック・り゛イヤグラムである。 第２図は、通信ビット・パターン検出回路の概略図であ
る。 第３八図ないし第３Ｆ図は、信号要素タイミング（Ｓ）
、指示信号（１）、受信信号（ｆｌ）、および結果とし
て生じる出力信号の発生を示すタイミング図である。 １０・・・・通信回線、１１・・・・モデム、］２・・
・・通信アダプタ、１６・・・・パターン検出回路、１
９・・・・中央処理装置（ＣＰＵ）、２０・・・・プロ
セッサ。
Claims (1)
- 【特許請求の範囲】 直列ビット・データのストリームである入力信号に関し
て、第１の数のビットの列が、いくつかの所定のビット
・パターンの１つに一致したときに出力信号を与えるビ
ット・パターン検出回路であって、 上記入力信号に関して、第２の数のビットが上記所定の
ビット・パターンのいずれの一部にも一致しない時に非
検出信号を発生する検出手段と、上記入力信号のビット
期間を計数し、計数値が所定の値に等しくなるときに出
力を発生し、かつ上記非検出信号が発生したときにリセ
ットされる計数手段とを有する ビット・パターン検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/873,910 US4829462A (en) | 1986-06-13 | 1986-06-13 | Communication bit pattern detection circuit |
| US873910 | 1986-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298248A true JPS62298248A (ja) | 1987-12-25 |
| JPH0521460B2 JPH0521460B2 (ja) | 1993-03-24 |
Family
ID=25362581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092159A Granted JPS62298248A (ja) | 1986-06-13 | 1987-04-16 | ビツト・パタ−ン検出回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4829462A (ja) |
| EP (1) | EP0248989B1 (ja) |
| JP (1) | JPS62298248A (ja) |
| AR (1) | AR241555A1 (ja) |
| BR (1) | BR8702851A (ja) |
| CA (1) | CA1273121A (ja) |
| DE (1) | DE3786041T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526020A1 (de) * | 1985-07-20 | 1987-01-22 | Philips Patentverwaltung | Einrichtungen zur erzeugung der kennzeichnung von unbeschalteten rbertragungsstrecken eines digitalen rbertragungssystems |
| US4956854A (en) * | 1988-09-09 | 1990-09-11 | Motorola, Inc. | Digital pattern decoder |
| FR2638865B1 (fr) * | 1988-11-04 | 1990-12-28 | Labo Electronique Physique | Analyseur logique avec double declenchement |
| US5239497A (en) * | 1991-10-02 | 1993-08-24 | Motorola, Inc. | Fast pattern correlator and method |
| US5448507A (en) * | 1993-06-25 | 1995-09-05 | Digital Wireless Corporation | Reduced logic correlator |
| USRE38391E1 (en) | 1993-12-23 | 2004-01-20 | Stmicroelectronics S.A. | Circuit for detecting word sequences in a modem |
| US5570306A (en) * | 1994-11-01 | 1996-10-29 | Intel Corporation | Method and apparatus for recognizing a bit pattern in a string of bits, altering the string of bits, and removing the alteration from the string of bits |
| US6111922A (en) * | 1994-12-20 | 2000-08-29 | Sgs-Thomson Microelectronics S.A. | Circuit for detecting word sequences in a modem |
| KR100198065B1 (ko) * | 1995-06-28 | 1999-06-15 | 김영환 | 하드웨어 패킷 라우터의 목적지 어드레스 검출장치 |
| KR100324734B1 (ko) * | 1995-08-04 | 2002-08-24 | 엘지전자주식회사 | 비트패턴검출장치 |
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| EP0166838B1 (fr) * | 1984-06-29 | 1988-09-28 | International Business Machines Corporation | Procédé et dispositif pour détecter une configuration de bits particulière dans un train de bits en série |
-
1986
- 1986-06-13 US US06/873,910 patent/US4829462A/en not_active Expired - Fee Related
-
1987
- 1987-03-27 EP EP87104573A patent/EP0248989B1/en not_active Expired - Lifetime
- 1987-03-27 DE DE87104573T patent/DE3786041T2/de not_active Expired - Fee Related
- 1987-04-15 CA CA000534763A patent/CA1273121A/en not_active Expired - Fee Related
- 1987-04-16 JP JP62092159A patent/JPS62298248A/ja active Granted
- 1987-05-29 AR AR87307724A patent/AR241555A1/es active
- 1987-06-04 BR BR8702851A patent/BR8702851A/pt not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046639A (ja) * | 1983-08-25 | 1985-03-13 | Fujitsu Ltd | 交換網通信制御方式 |
| JPS60114052A (ja) * | 1983-11-25 | 1985-06-20 | Ando Electric Co Ltd | デ−タの比較判定装置 |
Also Published As
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|---|---|
| EP0248989B1 (en) | 1993-06-02 |
| DE3786041T2 (de) | 1993-12-02 |
| EP0248989A3 (en) | 1990-07-04 |
| JPH0521460B2 (ja) | 1993-03-24 |
| BR8702851A (pt) | 1988-03-01 |
| EP0248989A2 (en) | 1987-12-16 |
| US4829462A (en) | 1989-05-09 |
| AR241555A1 (es) | 1992-08-31 |
| DE3786041D1 (de) | 1993-07-08 |
| CA1273121A (en) | 1990-08-21 |
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