JP2605318B2 - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JP2605318B2 JP2605318B2 JP62330124A JP33012487A JP2605318B2 JP 2605318 B2 JP2605318 B2 JP 2605318B2 JP 62330124 A JP62330124 A JP 62330124A JP 33012487 A JP33012487 A JP 33012487A JP 2605318 B2 JP2605318 B2 JP 2605318B2
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- JP
- Japan
- Prior art keywords
- clock
- data
- output
- bit
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ伝送方式に関し、更に詳細には、ディ
ジタル交換機におけるデータの送受信に関するものであ
る。
ジタル交換機におけるデータの送受信に関するものであ
る。
（従来の技術） ディジタル交換機における従来のデータ伝送方式とし
ては、例えば「32Mb/sベアラ用高速時間スイッチ構成
法」電子情報通信学会技術研究報告SE85−76,1985年,p2
5−30に記載されたものがある。第４図はこのような従
来のデータ伝送方式の一構成例を示す図で、1,2,3,4は
それぞれｎビットのデータをクロックに同期してラッチ
するレジスタ（REGA,REGB,REGC,REGD）であり、5,6,7は
各々処理時間の異なる、並列ｎビットのデータ処理を行
なう処理回路（TASKA,TASKB,TASKC）である。レジスタ
（REGA）１に供給するクロックはCK1,レジスタ（REGB）
２に供給するクロックはCK2,レジスタ（REGC）３に供給
するクロックはCK3,レジスタ（REGD）４に供給するクロ
ックはCK4である。
ては、例えば「32Mb/sベアラ用高速時間スイッチ構成
法」電子情報通信学会技術研究報告SE85−76,1985年,p2
5−30に記載されたものがある。第４図はこのような従
来のデータ伝送方式の一構成例を示す図で、1,2,3,4は
それぞれｎビットのデータをクロックに同期してラッチ
するレジスタ（REGA,REGB,REGC,REGD）であり、5,6,7は
各々処理時間の異なる、並列ｎビットのデータ処理を行
なう処理回路（TASKA,TASKB,TASKC）である。レジスタ
（REGA）１に供給するクロックはCK1,レジスタ（REGB）
２に供給するクロックはCK2,レジスタ（REGC）３に供給
するクロックはCK3,レジスタ（REGD）４に供給するクロ
ックはCK4である。
次に動作を説明する。６ビットの並列データが、クロ
ックCK1でレジスタ（REGA）１にラッチされ、レジスタ
（REGA）１からｎビット並列出力が処理回路（TASKA）
５に出力される。そのｎビット並列出力は処理回路（TA
SKA）５にて所定の処理がなされた後、ｎビットの並列
データとして出力され、クロックCK2によりレジスタ（R
EGB）２にラッチされる。以下レジスタ（REGD）４まで
同様の動作を繰り返す。
ックCK1でレジスタ（REGA）１にラッチされ、レジスタ
（REGA）１からｎビット並列出力が処理回路（TASKA）
５に出力される。そのｎビット並列出力は処理回路（TA
SKA）５にて所定の処理がなされた後、ｎビットの並列
データとして出力され、クロックCK2によりレジスタ（R
EGB）２にラッチされる。以下レジスタ（REGD）４まで
同様の動作を繰り返す。
第５図は前記動作を説明したタイムチャートであり、
クロックCK1,CK2,CK3,CK4は各処理回路5,6,7の遅延時間
を考慮して最適な位相関係に図示の如く設定されている
ものとする。“Data A"が入力されると、図中ａで示す
時間位置でレジスタ（REGA）１にラッチされ、その出力
は処理回路（TASKA）５で所定の処理を施されて遅延を
受け、図中ｂで示す時間位置でレジスタ（REGB）２にラ
ッチされる。そして、その出力は処理回路（TASKB）６
で所定の処理を施されて遅延を受け、図中ｃで示す時間
位置でレジスタ（REGC）３にラッチされる。その出力は
処理回路（TASKC）７で所定の処理を施されて遅延を受
け、図中ｄで示す時間位置でレジスタ（REGD）４にラッ
チされる。
クロックCK1,CK2,CK3,CK4は各処理回路5,6,7の遅延時間
を考慮して最適な位相関係に図示の如く設定されている
ものとする。“Data A"が入力されると、図中ａで示す
時間位置でレジスタ（REGA）１にラッチされ、その出力
は処理回路（TASKA）５で所定の処理を施されて遅延を
受け、図中ｂで示す時間位置でレジスタ（REGB）２にラ
ッチされる。そして、その出力は処理回路（TASKB）６
で所定の処理を施されて遅延を受け、図中ｃで示す時間
位置でレジスタ（REGC）３にラッチされる。その出力は
処理回路（TASKC）７で所定の処理を施されて遅延を受
け、図中ｄで示す時間位置でレジスタ（REGD）４にラッ
チされる。
（発明が解決しようとする問題点） しかしながら、上記構成では、処理回路の並列ｎビッ
ト出力の遅延バラツキが大きいと、その出力をラッチす
るレジスタのクロックを最適な時間位置に調整すること
が困難である。特に、処理回路がLSIで構成される場
合、並列ｎビットの出力遅延バラツキを調整するのは非
常に困難となり、従ってその出力をラッチする最適クロ
ックを設定することが難しいという問題点があった。
ト出力の遅延バラツキが大きいと、その出力をラッチす
るレジスタのクロックを最適な時間位置に調整すること
が困難である。特に、処理回路がLSIで構成される場
合、並列ｎビットの出力遅延バラツキを調整するのは非
常に困難となり、従ってその出力をラッチする最適クロ
ックを設定することが難しいという問題点があった。
本発明は、以上述べた、最適なラッチクロックの調整
が困難という問題点を除去し、出力遅延バラツキを吸収
できる優れたデータ伝送方式を提供することを目的とす
る。
が困難という問題点を除去し、出力遅延バラツキを吸収
できる優れたデータ伝送方式を提供することを目的とす
る。
（問題点を解決するための手段） 本発明は、ディジタル交換機における送信側と受信側
とのデータ送受のためのデータ伝送方式に係るもので、
前記従来技術の問題点を解決するため、送信側に、該送
信側の並列ｎビット出力データの各々に各ビット出力デ
ータと同期した第１のクロックを付随させて受信側へ送
出する手段と、受信側に、前記第１のクロックから該第
１のクロックより同期の長い第２のクロックを発生させ
る手段と、前記各ビット出力データをビット毎に空間的
に分離し、前記第２のクロックにより前記ビット出力デ
ータの時間幅を変化させる手段と、第３のクロックによ
り前記分離した前記各ビット出力データを組立て出力す
る手段とを設けたことを特徴とする。
とのデータ送受のためのデータ伝送方式に係るもので、
前記従来技術の問題点を解決するため、送信側に、該送
信側の並列ｎビット出力データの各々に各ビット出力デ
ータと同期した第１のクロックを付随させて受信側へ送
出する手段と、受信側に、前記第１のクロックから該第
１のクロックより同期の長い第２のクロックを発生させ
る手段と、前記各ビット出力データをビット毎に空間的
に分離し、前記第２のクロックにより前記ビット出力デ
ータの時間幅を変化させる手段と、第３のクロックによ
り前記分離した前記各ビット出力データを組立て出力す
る手段とを設けたことを特徴とする。
（作用） 本発明では、送信側に設けた手段は、送信側の並列ｎ
ビット出力データの各々に各ビット出力データと同期し
た第１のクロックを付随させて受信側へ送出する。そし
て、受信側では第１のクロックから該第１のクロックよ
り同期の長い第２のクロックを発生させ、各ビット出力
データをビット毎に空間的に分離して、その第２のクロ
ックによりビット出力データの時間幅を変化させる。ま
た、受信側では第３のクロックにより分離した各ビット
出力データを組立て出力する。よって、受信側ではデー
タ読み出しのためのクロックを受信側におけるデータ確
定時間内において自由に設定できるようになる。したが
って、受信側にエラスチックストア機能が形成され、並
列データの出力遅延バラツキが吸収でき、前記従来技術
の問題点が解決される。
ビット出力データの各々に各ビット出力データと同期し
た第１のクロックを付随させて受信側へ送出する。そし
て、受信側では第１のクロックから該第１のクロックよ
り同期の長い第２のクロックを発生させ、各ビット出力
データをビット毎に空間的に分離して、その第２のクロ
ックによりビット出力データの時間幅を変化させる。ま
た、受信側では第３のクロックにより分離した各ビット
出力データを組立て出力する。よって、受信側ではデー
タ読み出しのためのクロックを受信側におけるデータ確
定時間内において自由に設定できるようになる。したが
って、受信側にエラスチックストア機能が形成され、並
列データの出力遅延バラツキが吸収でき、前記従来技術
の問題点が解決される。
（実施例） 第１図は本発明の実施例を示すデータ伝送方式の構成
図であって、11はレジスタ（REG）、12は並列ｎビット
のデータ処理を行なう処理回路（TASK）、13は並列ｎビ
ットのエラスティックストア（ES）であり、レジスタ
（REG）11に供給されるクロックがCK11、エラスティッ
クストア（ES）13に供給される読み出し用クロックがCK
12である。
図であって、11はレジスタ（REG）、12は並列ｎビット
のデータ処理を行なう処理回路（TASK）、13は並列ｎビ
ットのエラスティックストア（ES）であり、レジスタ
（REG）11に供給されるクロックがCK11、エラスティッ
クストア（ES）13に供給される読み出し用クロックがCK
12である。
次に動作を説明する。ｎビットの並列データが、クロ
ックCK11でレジスタ（REG）11にラッチされ、レジスタ
（REG）11のｎビット並列出力は処理回路（TASK）12に
入力される。処理回路（TASK）12で所定の処理が行われ
た後、ｎビットの並列データと各々のビットに同期した
クロックが出力され、各データはそれに付随したクロッ
クにより、エラスティックストア（ES）13に各々固有の
遅延時間を経て書き込まれる。エラスティックストア
（ES）13に書き込まれた各データは、読み出しクロック
CK12により並列ｎビットが同時に読み出される。
ックCK11でレジスタ（REG）11にラッチされ、レジスタ
（REG）11のｎビット並列出力は処理回路（TASK）12に
入力される。処理回路（TASK）12で所定の処理が行われ
た後、ｎビットの並列データと各々のビットに同期した
クロックが出力され、各データはそれに付随したクロッ
クにより、エラスティックストア（ES）13に各々固有の
遅延時間を経て書き込まれる。エラスティックストア
（ES）13に書き込まれた各データは、読み出しクロック
CK12により並列ｎビットが同時に読み出される。
次に第２図及び第３図を用いて本実施例を更に詳細に
説明する。第２図は処理回路（TASK）12とエラスティッ
クストア（ES）13間の並列ｎビットのうち１ビット分だ
けのデータ、クロックの送受を説明した図である。図中
21は処理回路（TASK）、22はエラスティックストア（E
S）であり、各々第１図の処理回路（TASK）12とエラス
ティックストア（ES）13と同じである。23,24,25,26は
Ｄ形フリップフロップ（FF）、27はセレクタ（SEL）、C
K12はエラスティックストア22の読み出し用クロックで
ある。
説明する。第２図は処理回路（TASK）12とエラスティッ
クストア（ES）13間の並列ｎビットのうち１ビット分だ
けのデータ、クロックの送受を説明した図である。図中
21は処理回路（TASK）、22はエラスティックストア（E
S）であり、各々第１図の処理回路（TASK）12とエラス
ティックストア（ES）13と同じである。23,24,25,26は
Ｄ形フリップフロップ（FF）、27はセレクタ（SEL）、C
K12はエラスティックストア22の読み出し用クロックで
ある。
第２図の構成において、処理回路（TASK）21内で処理
された並列ｎビットのうち１ビットがライン34を経由し
て、ライン29より到来するクロックによりＤ形フリップ
フロップ（FFA）23にラッチされ、該Ｄ形フリップフロ
ップ（FFA）23の出力は前記クロックとともにエラステ
ィックストア（ES）22にそれぞれライン28,35を経由し
て送出される。エラスティックストア（ES）22内のＤ形
フリップフロップ（FFB）24では、出力がライン36を経
由して入力に帰還されているので、ライン35を経由して
到来したクロックの1/2倍の周波数をもったクロックを
発生することになり、その出力Ｑはライン31を経由して
Ｄ形フリップフロップ（FFC）25に、出力はライン30
を経由してＤ形フリップフロップ（FFD）26に供給され
る。
された並列ｎビットのうち１ビットがライン34を経由し
て、ライン29より到来するクロックによりＤ形フリップ
フロップ（FFA）23にラッチされ、該Ｄ形フリップフロ
ップ（FFA）23の出力は前記クロックとともにエラステ
ィックストア（ES）22にそれぞれライン28,35を経由し
て送出される。エラスティックストア（ES）22内のＤ形
フリップフロップ（FFB）24では、出力がライン36を経
由して入力に帰還されているので、ライン35を経由して
到来したクロックの1/2倍の周波数をもったクロックを
発生することになり、その出力Ｑはライン31を経由して
Ｄ形フリップフロップ（FFC）25に、出力はライン30
を経由してＤ形フリップフロップ（FFD）26に供給され
る。
一方、ライン28を経由して処理回路（TASK）21より到
来したデータは、Ｄ形フリップフロップ（FFC）25,（FF
D）26に供給されているので、ライン30,31を経由して供
給されるクロックにより、交互にＤ形フリップフロップ
（FFC）25,（FFD）26にラッチされ、その出力はライン2
8を経由して到来するデータの２倍の時間幅を持ち、各
々セレクタ（SEL）27の入力（０），（１）に送出され
る。セレクタ（SEL）27では、ライン34を経由して到来
したクロックCK12により入力（０），（１）を交互に選
択し出力する。この際、クロックCK12は処理回路（TAS
K）21により到来するクロックとは非同期とすれば、回
路22はエラスティックストアとして機能する。
来したデータは、Ｄ形フリップフロップ（FFC）25,（FF
D）26に供給されているので、ライン30,31を経由して供
給されるクロックにより、交互にＤ形フリップフロップ
（FFC）25,（FFD）26にラッチされ、その出力はライン2
8を経由して到来するデータの２倍の時間幅を持ち、各
々セレクタ（SEL）27の入力（０），（１）に送出され
る。セレクタ（SEL）27では、ライン34を経由して到来
したクロックCK12により入力（０），（１）を交互に選
択し出力する。この際、クロックCK12は処理回路（TAS
K）21により到来するクロックとは非同期とすれば、回
路22はエラスティックストアとして機能する。
次に第３図は前記動作をタイムチャートで示したもの
で、データA,Bがクロックとともに処理回路（TASK）21
よりエラスティックストア（ES）22に到来し、前記クロ
ックはＤ形フリップフロップ（FFB）24により1/2倍の周
波数に変換され、この1/2倍の周波数のクロックにより
データA,Bがフリップフロップ（FFC）25,（FFD）26にラ
ッチされ、その出力がクロックCF12により選択され出力
される様子を示している。
で、データA,Bがクロックとともに処理回路（TASK）21
よりエラスティックストア（ES）22に到来し、前記クロ
ックはＤ形フリップフロップ（FFB）24により1/2倍の周
波数に変換され、この1/2倍の周波数のクロックにより
データA,Bがフリップフロップ（FFC）25,（FFD）26にラ
ッチされ、その出力がクロックCF12により選択され出力
される様子を示している。
ここで、上述した様に、クロックCK12は処理回路（TA
SK）21より到来するクロックとは非同期であり、Ｄ形フ
リップフロップ（FFC）25,（FFD）26のデータ確定時間
内において自由に設定できる。言い換えれば、クロック
CK12の位相に対して、処理回路（TASK）21により到来す
るデータは図に示した時間Ｔの変動が許容される。従っ
て、処理回路（TASK）21の並列ｎビット出力は、各々時
間Ｔの遅延バラツキが許容されることになる。
SK）21より到来するクロックとは非同期であり、Ｄ形フ
リップフロップ（FFC）25,（FFD）26のデータ確定時間
内において自由に設定できる。言い換えれば、クロック
CK12の位相に対して、処理回路（TASK）21により到来す
るデータは図に示した時間Ｔの変動が許容される。従っ
て、処理回路（TASK）21の並列ｎビット出力は、各々時
間Ｔの遅延バラツキが許容されることになる。
（発明の効果） 以上詳細に説明したように、本発明によれば、並列デ
ータ伝送の送信側出力において出力データと同期したク
ロックを出力データに付随して出力するようにしたの
で、受信側にエラスティックストア機能を設置すること
ができ、並列データの出力遅延バラツキを吸収する効果
が期待できる。
ータ伝送の送信側出力において出力データと同期したク
ロックを出力データに付随して出力するようにしたの
で、受信側にエラスティックストア機能を設置すること
ができ、並列データの出力遅延バラツキを吸収する効果
が期待できる。
第１図は本発明の実施例のデータ伝送方式の構成図、第
２図は第１図の方式における所回路とエラスティックス
トア間のデータ、クロックの送受説明図、第３図は第２
図の構成の動作タイムチャート、第４図は従来のデータ
伝送方式の構成図、第５図は第４図の方式の動作タイム
チャートである。 11……レジスタ（REG） 12,21……処理回路（TASK） 13,22……エラスティックストア（ES） 23〜26……Ｄ形フリップフロップ（FFA〜FFD） 27……セレクタ（SEL）
２図は第１図の方式における所回路とエラスティックス
トア間のデータ、クロックの送受説明図、第３図は第２
図の構成の動作タイムチャート、第４図は従来のデータ
伝送方式の構成図、第５図は第４図の方式の動作タイム
チャートである。 11……レジスタ（REG） 12,21……処理回路（TASK） 13,22……エラスティックストア（ES） 23〜26……Ｄ形フリップフロップ（FFA〜FFD） 27……セレクタ（SEL）
Claims (1)
- 【請求項１】ディジタル交換機における送信側と受信側
とのデータ送受のためのデータ伝送方式において、 送信側に、 該送信側の並列ｎビット出力データの各々に各ビット出
力データと同期した第１のクロックを付随させて受信側
へ送出する手段と、 受信側に、 前記第１のクロックから該第１のクロックより同期の長
い第２のクロックを発生させる手段と、 前記各ビット出力データをビット毎に空間的に分離し、
前記第２のクロックにより前記ビット出力データの時間
幅を変化させる手段と、 第３のクロックにより前記分離した前記各ビット出力デ
ータを組立て出力する手段とを設けたことを特徴とする
データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330124A JP2605318B2 (ja) | 1987-12-28 | 1987-12-28 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330124A JP2605318B2 (ja) | 1987-12-28 | 1987-12-28 | データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174047A JPH01174047A (ja) | 1989-07-10 |
| JP2605318B2 true JP2605318B2 (ja) | 1997-04-30 |
Family
ID=18229073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330124A Expired - Fee Related JP2605318B2 (ja) | 1987-12-28 | 1987-12-28 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605318B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04118144U (ja) * | 1991-03-29 | 1992-10-22 | 株式会社栗本鐵工所 | ボールミルの流量調整装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068745A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | デイジタルデ−タ伝送路交換方式 |
-
1987
- 1987-12-28 JP JP62330124A patent/JP2605318B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01174047A (ja) | 1989-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |