JPH0244181B2 - - Google Patents
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- JPH0244181B2 JPH0244181B2 JP58053376A JP5337683A JPH0244181B2 JP H0244181 B2 JPH0244181 B2 JP H0244181B2 JP 58053376 A JP58053376 A JP 58053376A JP 5337683 A JP5337683 A JP 5337683A JP H0244181 B2 JPH0244181 B2 JP H0244181B2
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- 238000000034 method Methods 0.000 claims description 74
- 238000001514 detection method Methods 0.000 claims description 49
- 230000000630 rising effect Effects 0.000 claims description 27
- 230000001629 suppression Effects 0.000 claims description 10
- 230000007704 transition Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の詳細な説明】
本発明は中速フアクシミリ装置において使用さ
れる手順中断信号の検出に関する。
れる手順中断信号の検出に関する。
従来から一般に中速フアクシミリ装置において
は、回線からの入力信号をハイブリツド形変成器
を介して帯域通過フイルタに加え、さらにキヤリ
ア抑圧フイルタと、リミツタ増幅回路とを介して
２値化回路に加えて被検出信号を求め、この被検
出信号を１周期にわたつてチエツクすることによ
り、手順中断信号であるか否かを判定している。
は、回線からの入力信号をハイブリツド形変成器
を介して帯域通過フイルタに加え、さらにキヤリ
ア抑圧フイルタと、リミツタ増幅回路とを介して
２値化回路に加えて被検出信号を求め、この被検
出信号を１周期にわたつてチエツクすることによ
り、手順中断信号であるか否かを判定している。
第１図は従来技術による中速フアクシミリ装置
の手順中断信号検出装置のブロツク構成を示す図
である。第１図において、１はハイブリツド形変
成器、２は帯域通過フイルタ、３はキヤリア抑圧
フイルタ、４はリミツタ増幅回路、５は２値化回
路、６は手順中断信号の入力信号線、７は検出信
号の出力信号線である。第１図に示す手順中断信
号検出装置において得られた手順中断信号の位相
区間関係を第２図ａに示し、第１図のキヤリア抑
圧フイルタ３から得られた出力波形を第２図ｂに
示す。第２図ａにおいて、６１は画像信号を示
し、６２は手順中断信号を示す。また、Th1は手
順中断信号の含まれている位相区間である。一
方、第２図ｂにおいてTh2はキヤリア抑圧フイル
タ３における応答時間の遅れ、Th3は手順中断信
号が検出可能な位相区間である。
の手順中断信号検出装置のブロツク構成を示す図
である。第１図において、１はハイブリツド形変
成器、２は帯域通過フイルタ、３はキヤリア抑圧
フイルタ、４はリミツタ増幅回路、５は２値化回
路、６は手順中断信号の入力信号線、７は検出信
号の出力信号線である。第１図に示す手順中断信
号検出装置において得られた手順中断信号の位相
区間関係を第２図ａに示し、第１図のキヤリア抑
圧フイルタ３から得られた出力波形を第２図ｂに
示す。第２図ａにおいて、６１は画像信号を示
し、６２は手順中断信号を示す。また、Th1は手
順中断信号の含まれている位相区間である。一
方、第２図ｂにおいてTh2はキヤリア抑圧フイル
タ３における応答時間の遅れ、Th3は手順中断信
号が検出可能な位相区間である。
第２図ａにおいて、手順中断信号の含まれてい
る位相区間Th1は１ライン期間167msの４〜６％
に相当し、４％の場合には約6.7msである。第２
図ｂにおいてキヤリア抑圧フイルタ３から得られ
た出力波形ではキヤリア抑圧フイルタ３の応答時
間の遅れTh2が約3msである。このため、第２図
における位相関係を有する手順中断信号検出装置
では実際に手順中断信号を検出することができる
位相区間Th3は両者の差、すなわち、Th1−Th2
≒6.7−3.0＝3.7（ms）となり、約3.7msとなる。
一方、手順中断信号の信号周期は2.0msであるた
め、この値は信号周期の約1.8倍に相当する。
る位相区間Th1は１ライン期間167msの４〜６％
に相当し、４％の場合には約6.7msである。第２
図ｂにおいてキヤリア抑圧フイルタ３から得られ
た出力波形ではキヤリア抑圧フイルタ３の応答時
間の遅れTh2が約3msである。このため、第２図
における位相関係を有する手順中断信号検出装置
では実際に手順中断信号を検出することができる
位相区間Th3は両者の差、すなわち、Th1−Th2
≒6.7−3.0＝3.7（ms）となり、約3.7msとなる。
一方、手順中断信号の信号周期は2.0msであるた
め、この値は信号周期の約1.8倍に相当する。
第３図は従来の手順中断信号検出装置の回路構
成図であり、第４図は第３図に示した回路の動作
を示すタイミングチヤートである。第３図におい
て、１４は第１のＤ形フリツプフロツプ、１５は
第２のＤ形フリツプフロツプ、１６はANDゲー
トである。第４図において、９１は成形再生され
た手順中断信号、１０１は手順中断信号の検出開
始タイミングを示すPISEN信号、１１１は第１
のＤ形フリツプフロツプ１４のＱ出力、１２１は
第２のＤ形フリツプフロツプ１５の出力、１３
１はANDゲート１６の出力を示す。成形再生さ
れた手順中断信号はt1，t2，t3，t4……のタイミ
ングで立上り、それぞれ等しい周期T1，T2，T3
……を有している。PISEN信号が高レベルに保
たれている期間には検出装置がイネーブルされて
いる。第４図においては、（t1＋τ1）のタイミン
グでPISEN信号が低レベルから高レベルに遷移
している。第１のＤ形フリツプフロツプ１４のＱ
出力はPISEN信号が高レベルになつた後で第１
回目の立上りエツジt2に同期して低レベルから高
レベルに遷移する。第２のＤ形フリツプフロツプ
１５の出力はPISEN信号が高レベルになつた
後で第２回目の立上りエツジt3に同期して高レベ
ルから低レベルに遷移する。第１および第２のＤ
形フリツプフロツプ１４，１５の上記出力１１
１，１２１はANDゲート１６に加えられ、AND
ゲート１６の出力１３１は手順中断信号が一周期
にわたり検出されたことを示すものである。すな
わち、ANDゲート１６の出力１３１が高レベル
に保たれている区間が手順中断信号の一周期に相
当する。なお、出力１３１が低レベルになつた後
にPISEN信号が高レベルから低レベルに遷移す
る。このように、従来の検出装置では手順中断信
号の一つの立上りエツジから次の立上りエツジま
でを検出することによつて、手順中断信号の判定
が行われている。このため、第４図に示すように
時刻t1よりτ1だけ遅れた位相で検出が開始され、
PISEN信号が低レベルから高レベルに遷移する。
この場合にτ1０であれば、手順中断信号を一周
期にわたり検出するために要する時間はほぼ
（T1＋T2）であり、手順中断信号の２周期分に相
当する。ところが、手順中断信号を安定に検出で
きる期間はほぼ1.8周期であるため、従来方式で
はフアクシミリで手順中断信号を検出できない場
合が生ずるという欠点を有していた。
成図であり、第４図は第３図に示した回路の動作
を示すタイミングチヤートである。第３図におい
て、１４は第１のＤ形フリツプフロツプ、１５は
第２のＤ形フリツプフロツプ、１６はANDゲー
トである。第４図において、９１は成形再生され
た手順中断信号、１０１は手順中断信号の検出開
始タイミングを示すPISEN信号、１１１は第１
のＤ形フリツプフロツプ１４のＱ出力、１２１は
第２のＤ形フリツプフロツプ１５の出力、１３
１はANDゲート１６の出力を示す。成形再生さ
れた手順中断信号はt1，t2，t3，t4……のタイミ
ングで立上り、それぞれ等しい周期T1，T2，T3
……を有している。PISEN信号が高レベルに保
たれている期間には検出装置がイネーブルされて
いる。第４図においては、（t1＋τ1）のタイミン
グでPISEN信号が低レベルから高レベルに遷移
している。第１のＤ形フリツプフロツプ１４のＱ
出力はPISEN信号が高レベルになつた後で第１
回目の立上りエツジt2に同期して低レベルから高
レベルに遷移する。第２のＤ形フリツプフロツプ
１５の出力はPISEN信号が高レベルになつた
後で第２回目の立上りエツジt3に同期して高レベ
ルから低レベルに遷移する。第１および第２のＤ
形フリツプフロツプ１４，１５の上記出力１１
１，１２１はANDゲート１６に加えられ、AND
ゲート１６の出力１３１は手順中断信号が一周期
にわたり検出されたことを示すものである。すな
わち、ANDゲート１６の出力１３１が高レベル
に保たれている区間が手順中断信号の一周期に相
当する。なお、出力１３１が低レベルになつた後
にPISEN信号が高レベルから低レベルに遷移す
る。このように、従来の検出装置では手順中断信
号の一つの立上りエツジから次の立上りエツジま
でを検出することによつて、手順中断信号の判定
が行われている。このため、第４図に示すように
時刻t1よりτ1だけ遅れた位相で検出が開始され、
PISEN信号が低レベルから高レベルに遷移する。
この場合にτ1０であれば、手順中断信号を一周
期にわたり検出するために要する時間はほぼ
（T1＋T2）であり、手順中断信号の２周期分に相
当する。ところが、手順中断信号を安定に検出で
きる期間はほぼ1.8周期であるため、従来方式で
はフアクシミリで手順中断信号を検出できない場
合が生ずるという欠点を有していた。
本発明の目的は、手順中断信号の一つの立上り
エツジから次の立上りエツジまでの一周期の検出
のほかに、該当する立下りエツジから次の立下り
エツジまでの一周期の検出も同時に行うことによ
り従来方式の欠点を除去し、最長の手順中断信号
検出所要時間を手順中断信号の約3/2周期に短縮
して手順中断信号の検出が可能な位相区間内に実
際の検出時間を入れるように構成した中速フアク
シミリ装置用手順中断信号検出装置を提供するこ
とにある。
エツジから次の立上りエツジまでの一周期の検出
のほかに、該当する立下りエツジから次の立下り
エツジまでの一周期の検出も同時に行うことによ
り従来方式の欠点を除去し、最長の手順中断信号
検出所要時間を手順中断信号の約3/2周期に短縮
して手順中断信号の検出が可能な位相区間内に実
際の検出時間を入れるように構成した中速フアク
シミリ装置用手順中断信号検出装置を提供するこ
とにある。
本発明による中速フアクシミリ装置用手順中断
信号検出装置は、手順中断信号を含む入力信号を
順次、帯域通過フイルタと、キヤリア抑圧フイル
タと、リミツタ増幅回路と、２値化回路とを通し
て被検出信号を再形成し、さらに検出開始タイミ
ングを設けて検出開始タイミング以後の最初に発
生する被検出信号の一周期の時間を測定すること
により手順中断信号の到来か否かを判定するもの
である。
信号検出装置は、手順中断信号を含む入力信号を
順次、帯域通過フイルタと、キヤリア抑圧フイル
タと、リミツタ増幅回路と、２値化回路とを通し
て被検出信号を再形成し、さらに検出開始タイミ
ングを設けて検出開始タイミング以後の最初に発
生する被検出信号の一周期の時間を測定すること
により手順中断信号の到来か否かを判定するもの
である。
本発明による中速フアクシミリ装置用手順中断
信号検出装置はつぎの２つの手段を具備したもの
である。第１の手段は、検出開始タイミング以後
の被検出信号の最初のエツジが立上りエツジの場
合に最初の立上りエツジから次の立上りエツジま
での時間を一周期として検出するためのもので、
第１および第２のＤ形フリツプフロツプとゲート
から成立つものである。第２の手段は、最初のエ
ツジが立下りエツジの場合に、最初の立下りエツ
ジから次の立下りエツジまでの時間を一周期とし
て検出するためのもので、第３および第４のＤ形
フリツプフロツプとゲートとから成立つものであ
る。本発明によれば、上記検出装置は上記検出開
始タイミング以後に立上りエツジか、あるいは立
下りエツジかのいずれか早く発生した方のエツジ
を起点として一周期を検出するように構成したも
のである。
信号検出装置はつぎの２つの手段を具備したもの
である。第１の手段は、検出開始タイミング以後
の被検出信号の最初のエツジが立上りエツジの場
合に最初の立上りエツジから次の立上りエツジま
での時間を一周期として検出するためのもので、
第１および第２のＤ形フリツプフロツプとゲート
から成立つものである。第２の手段は、最初のエ
ツジが立下りエツジの場合に、最初の立下りエツ
ジから次の立下りエツジまでの時間を一周期とし
て検出するためのもので、第３および第４のＤ形
フリツプフロツプとゲートとから成立つものであ
る。本発明によれば、上記検出装置は上記検出開
始タイミング以後に立上りエツジか、あるいは立
下りエツジかのいずれか早く発生した方のエツジ
を起点として一周期を検出するように構成したも
のである。
次に、図面を参照して本発明を詳細に説明す
る。
る。
第５図は、本発明による中速フアクシミリ装置
用手順中断信号検出装置の一実施例を示す回路図
である。第５図において、中速フアクシミリ装置
用手順中断信号検出装置は第１〜第４のＤ形フリ
ツプフロツプ３１〜３４と、第１および第２の
NANDゲート３５，３６と、第１および第２の
ORゲート２９，３０と、NORゲート３７とから
成立つ。第５図における第１および第２のＤ形フ
リツプフロツプ３１，３２と、第１のNANDゲ
ート３５と、第１のORゲート２９とは手順中断
信号の一つの立上りエツジから次の立上りエツジ
までの一周期を検出するための回路である。一
方、第３および第４のＤ形フリツプフロツプ３
３，３４と、第２のNANDゲート３６と、第２
のORゲート３０とは、上記手順中断信号の該当
する立下りエツジから次の立下りエツジまでの一
周期を検出するための回路である。NORゲート
３７は第１および第２のNANDゲート３５，３
６の出力を合成するためのゲートであり、両者の
ゲート作用により最長の手順中断信号検出所要時
間を短縮させることができる。一つの立下りエツ
ジから次の立下りエツジまでの一周期を検出する
ための回路では、手順中断信号をインバータ２８
により反転してから第３および第４のＤ形フリツ
プフロツプ３３，３４のCP端子に入力している。
第１および第３のＤ形フリツプフロツプ３１，３
３の出力をそれぞれ第１および第２のORゲー
ト２９，３０を介して相互に相手の系統のCL端
子に入力している。このため、一方がエツジ信号
を検出すると同時に、他方のエツジ検出機能が停
止する。
用手順中断信号検出装置の一実施例を示す回路図
である。第５図において、中速フアクシミリ装置
用手順中断信号検出装置は第１〜第４のＤ形フリ
ツプフロツプ３１〜３４と、第１および第２の
NANDゲート３５，３６と、第１および第２の
ORゲート２９，３０と、NORゲート３７とから
成立つ。第５図における第１および第２のＤ形フ
リツプフロツプ３１，３２と、第１のNANDゲ
ート３５と、第１のORゲート２９とは手順中断
信号の一つの立上りエツジから次の立上りエツジ
までの一周期を検出するための回路である。一
方、第３および第４のＤ形フリツプフロツプ３
３，３４と、第２のNANDゲート３６と、第２
のORゲート３０とは、上記手順中断信号の該当
する立下りエツジから次の立下りエツジまでの一
周期を検出するための回路である。NORゲート
３７は第１および第２のNANDゲート３５，３
６の出力を合成するためのゲートであり、両者の
ゲート作用により最長の手順中断信号検出所要時
間を短縮させることができる。一つの立下りエツ
ジから次の立下りエツジまでの一周期を検出する
ための回路では、手順中断信号をインバータ２８
により反転してから第３および第４のＤ形フリツ
プフロツプ３３，３４のCP端子に入力している。
第１および第３のＤ形フリツプフロツプ３１，３
３の出力をそれぞれ第１および第２のORゲー
ト２９，３０を介して相互に相手の系統のCL端
子に入力している。このため、一方がエツジ信号
を検出すると同時に、他方のエツジ検出機能が停
止する。
第６図、および第７図は第５図に示した中速フ
アクシミリ装置用手順中断信号検出装置の動作を
示すタイミングチヤートである。第６図は検出開
始タイミングを表わすPISEN信号１８１が低レ
ベルから高レベルに遷移した後、手順中断信号が
立上りエツジからゲートされる場合のタイミング
チヤートを示す。一方、第７図は検出開始タイミ
ングを表わすPISEN信号１８２が低レベルから
高レベルに遷移した後、手順中断信号が立下りエ
ツジからゲートされる場合のタイミングチヤート
を示す。第６図において、検出開始タイミングを
表わす手順中断信号１８１が低レベルから高レベ
ルに遷移した後、τ2時間遅れた手順中断信号１７
１の立上りエツジt1aにおいて第１のＤ形フリツ
プフロツプ３１のＱ出力１９１は高レベルにな
り、さらに次の立上りエツジt2aにおいて第２の
Ｄ形フリツプフロツプ３２の出力２０１は低レ
ベルになる。信号１９１と信号２０１とは第１の
NANDゲート３５を介して送出され、これによ
つて手順中断信号の立上りエツジから次の立上り
エツジまでの一周期の検出信号２３１が得られ
る。ここで、第１〜第４のＤ形フリツプフロツプ
３１〜３４のCL端子の入力は次のようになつて
いる。すなわち、第１のＤ形フリツプフロツプ３
１の出力と手順中断信号１８１とを第２のOR
ゲート３０に加え、この第２のORゲート３０を
介して得た信号２５１は第３および第４のＤ形フ
リツプフロツプ３３，３４のCL端子の入力に加
えられている。信号２５１は手順中断信号の立上
りエツジt1aにおいて低レベルに遷移する。一方、
第３のＤ形フリツプフロツプ３３の出力と手順
中断信号１８１とは第１のORゲート２９に加え
られ、この第１のORゲート２９を介して得られ
た信号２４１は第１および第２のＤ形フリツプフ
ロツプ３１，３２のCL端子の入力に加えられて
いる。信号２４１は手順中断信号１８１と同一の
位相を有する信号である。信号２４１により、第
３および第４のＤ形フリツプフロツプ３３，３４
と第２のNANDゲート３６とから成立つ立下り
エツジ検出のための回路は手順中断信号の立上り
エツジt1aで検出機能を停止する。この結果、
NORゲート３７の出力信号線２７には手順中断
信号の一つの立上りエツジt1aから次の立上りエ
ツジt2aまでの一周期にわたつて検出信号２７１
が送出される。
アクシミリ装置用手順中断信号検出装置の動作を
示すタイミングチヤートである。第６図は検出開
始タイミングを表わすPISEN信号１８１が低レ
ベルから高レベルに遷移した後、手順中断信号が
立上りエツジからゲートされる場合のタイミング
チヤートを示す。一方、第７図は検出開始タイミ
ングを表わすPISEN信号１８２が低レベルから
高レベルに遷移した後、手順中断信号が立下りエ
ツジからゲートされる場合のタイミングチヤート
を示す。第６図において、検出開始タイミングを
表わす手順中断信号１８１が低レベルから高レベ
ルに遷移した後、τ2時間遅れた手順中断信号１７
１の立上りエツジt1aにおいて第１のＤ形フリツ
プフロツプ３１のＱ出力１９１は高レベルにな
り、さらに次の立上りエツジt2aにおいて第２の
Ｄ形フリツプフロツプ３２の出力２０１は低レ
ベルになる。信号１９１と信号２０１とは第１の
NANDゲート３５を介して送出され、これによ
つて手順中断信号の立上りエツジから次の立上り
エツジまでの一周期の検出信号２３１が得られ
る。ここで、第１〜第４のＤ形フリツプフロツプ
３１〜３４のCL端子の入力は次のようになつて
いる。すなわち、第１のＤ形フリツプフロツプ３
１の出力と手順中断信号１８１とを第２のOR
ゲート３０に加え、この第２のORゲート３０を
介して得た信号２５１は第３および第４のＤ形フ
リツプフロツプ３３，３４のCL端子の入力に加
えられている。信号２５１は手順中断信号の立上
りエツジt1aにおいて低レベルに遷移する。一方、
第３のＤ形フリツプフロツプ３３の出力と手順
中断信号１８１とは第１のORゲート２９に加え
られ、この第１のORゲート２９を介して得られ
た信号２４１は第１および第２のＤ形フリツプフ
ロツプ３１，３２のCL端子の入力に加えられて
いる。信号２４１は手順中断信号１８１と同一の
位相を有する信号である。信号２４１により、第
３および第４のＤ形フリツプフロツプ３３，３４
と第２のNANDゲート３６とから成立つ立下り
エツジ検出のための回路は手順中断信号の立上り
エツジt1aで検出機能を停止する。この結果、
NORゲート３７の出力信号線２７には手順中断
信号の一つの立上りエツジt1aから次の立上りエ
ツジt2aまでの一周期にわたつて検出信号２７１
が送出される。
次に検出開始タイミングでPISEN信号が低レ
ベルから高レベルまで遷移した後で、手順中断信
号の最初のエツジが立下りエツジである場合につ
いて、第７図のタイミングチヤートにより検出動
作を説明する。検出開始タイミングでPISEN信
号１８２が低レベルから高レベルに遷移した後で
τ3時間遅れた手順中断信号１７２の立下りエツジ
t1bで第３のＤ形フリツプフロツプ３３のＱ出力
２１２は高レベルになる。さらに、次の立下りエ
ツジt2bで、第４のＤ形フリツプフロツプ３４の
Ｑ出力２２２は低レベルになる。信号２１２と信
号２２２とは第２のNANDゲート３６に加えら
れ、手順中断信号の一つの立下りエツジから次の
立下りエツジまでの一周期にわたつて検出信号２
３２が第２のNANDゲート３６から得られる。
ここで、第１および第２のＤ形フリツプフロツプ
３１，３２のCL端子には第１のORゲート２９の
出力が加えられ、この端子は手順中断信号の立下
りエツジt1bで低レベルになる。ここで、第１の
ORゲート２９には第３のＤ形フリツプフロツプ
３３の出力とPISEN信号１８２とが加えられ
ている。次に第３および第４のＤ形フリツプフロ
ツプ３３，３４のCL端子には第２のORゲート３
０の出力が加えられている。第２のORゲート３
０には第１のＤ形フリツプフロツプ３１の出力
とPISEN信号１８２とが加えられている。第２
のORゲート３０から得られた信号２５２は
PISEN信号１８２と同じ位相の信号である。上
記のようにして、第１および第２のＤ形フリツプ
フロツプ３１，３２と、第１のNANDゲート３
５とから成る立上りエツジ検出回路は、手順中断
信号の立下りエツジt1b以後で検出機能が停止さ
れる。この結果、NORゲート３７の検出信号出
力２７２には手順中断信号が出力され、手順中断
信号の一つの立下りエツジt1bから次の立下りエ
ツジt2bまでの一周期にわたり検出信号２７２が
出力される。
ベルから高レベルまで遷移した後で、手順中断信
号の最初のエツジが立下りエツジである場合につ
いて、第７図のタイミングチヤートにより検出動
作を説明する。検出開始タイミングでPISEN信
号１８２が低レベルから高レベルに遷移した後で
τ3時間遅れた手順中断信号１７２の立下りエツジ
t1bで第３のＤ形フリツプフロツプ３３のＱ出力
２１２は高レベルになる。さらに、次の立下りエ
ツジt2bで、第４のＤ形フリツプフロツプ３４の
Ｑ出力２２２は低レベルになる。信号２１２と信
号２２２とは第２のNANDゲート３６に加えら
れ、手順中断信号の一つの立下りエツジから次の
立下りエツジまでの一周期にわたつて検出信号２
３２が第２のNANDゲート３６から得られる。
ここで、第１および第２のＤ形フリツプフロツプ
３１，３２のCL端子には第１のORゲート２９の
出力が加えられ、この端子は手順中断信号の立下
りエツジt1bで低レベルになる。ここで、第１の
ORゲート２９には第３のＤ形フリツプフロツプ
３３の出力とPISEN信号１８２とが加えられ
ている。次に第３および第４のＤ形フリツプフロ
ツプ３３，３４のCL端子には第２のORゲート３
０の出力が加えられている。第２のORゲート３
０には第１のＤ形フリツプフロツプ３１の出力
とPISEN信号１８２とが加えられている。第２
のORゲート３０から得られた信号２５２は
PISEN信号１８２と同じ位相の信号である。上
記のようにして、第１および第２のＤ形フリツプ
フロツプ３１，３２と、第１のNANDゲート３
５とから成る立上りエツジ検出回路は、手順中断
信号の立下りエツジt1b以後で検出機能が停止さ
れる。この結果、NORゲート３７の検出信号出
力２７２には手順中断信号が出力され、手順中断
信号の一つの立下りエツジt1bから次の立下りエ
ツジt2bまでの一周期にわたり検出信号２７２が
出力される。
本発明は以上説明したように、手順中断信号の
一つの立上りエツジから次の立上りエツジまでの
一周期を検出し、さらに該当する立下りエツジか
ら次の立下りエツジまでの一周期を検出すること
により、手順中断信号の検出に要する最大時間を
手順中断信号の周期の3/2周期以内に制限するよ
うに構成することにより、入力信号の検出可能区
間内で手順中断信号を完全に検出することが可能
となり、結果的に手順中断信号の検出もれを無く
することができるという効果がある。
一つの立上りエツジから次の立上りエツジまでの
一周期を検出し、さらに該当する立下りエツジか
ら次の立下りエツジまでの一周期を検出すること
により、手順中断信号の検出に要する最大時間を
手順中断信号の周期の3/2周期以内に制限するよ
うに構成することにより、入力信号の検出可能区
間内で手順中断信号を完全に検出することが可能
となり、結果的に手順中断信号の検出もれを無く
することができるという効果がある。
第１図は、従来方式による中速フアクシミリ用
手順中断信号検出装置のブロツク構成図である。
第２図は手順中断信号が含まれた入力信号の波形
を示す図であり、第２図ａは回線からの入力信号
の波形を直接的に示す図、第２図ｂはキヤリア抑
圧回路の出力信号の波形を示す図である。第３図
は、従来方式による手順中断信号検出装置の回路
図である。第４図は、第３図に示す手順中断信号
検出装置の動作を示す信号のタイミングチヤート
である。第５図は、本発明による手順中断信号検
出装置の一実施例の回路図である。第６図は、第
５図に示す手順中断信号検出装置の動作を示す信
号のタイミングチヤートであり、手順中断信号の
一つの立上りエツジから次の立上りエツジまでに
わたる一周期の検出を示すタイミングチヤートの
一例である。第７図は、第５図に示す手順中断信
号検出装置の動作を示す信号のタイミングチヤー
トであり、手順中断信号の一つの立下りエツジか
ら次の立下りエツジまでにわたる一周期の検出を
示すタイミングチヤートの一例である。 １……ハイブリツド形変成器、２……帯域通過
フイルタ、３……キヤリア抑圧フイルタ、４……
リミツタ増幅回路、５……２値化回路、１４，１
５，３１〜３４……Ｄ形フリツプフロツプ、２８
……インバータ、２９，３０……ORゲート、３
５，３６……NANDゲート、１６……ANDゲー
ト、３７……NORゲート、９〜１３，１７〜２
７……信号線、６１，６２，９１，１０１，１１
１，１２１，１３１，１７１，１７２，１８１，
１８２，１９１，１９２，２０１，２０２，２１
１，２１２，２２１，２２２，２３１，２３２，
２４１，２４２，２５１，２５２，２７１，２７
２……信号、Th1〜Th3，τ1〜τ3，t1〜t4，t1a〜
t3a，t1b〜t3b，T1〜T3……時間タイミング。
手順中断信号検出装置のブロツク構成図である。
第２図は手順中断信号が含まれた入力信号の波形
を示す図であり、第２図ａは回線からの入力信号
の波形を直接的に示す図、第２図ｂはキヤリア抑
圧回路の出力信号の波形を示す図である。第３図
は、従来方式による手順中断信号検出装置の回路
図である。第４図は、第３図に示す手順中断信号
検出装置の動作を示す信号のタイミングチヤート
である。第５図は、本発明による手順中断信号検
出装置の一実施例の回路図である。第６図は、第
５図に示す手順中断信号検出装置の動作を示す信
号のタイミングチヤートであり、手順中断信号の
一つの立上りエツジから次の立上りエツジまでに
わたる一周期の検出を示すタイミングチヤートの
一例である。第７図は、第５図に示す手順中断信
号検出装置の動作を示す信号のタイミングチヤー
トであり、手順中断信号の一つの立下りエツジか
ら次の立下りエツジまでにわたる一周期の検出を
示すタイミングチヤートの一例である。 １……ハイブリツド形変成器、２……帯域通過
フイルタ、３……キヤリア抑圧フイルタ、４……
リミツタ増幅回路、５……２値化回路、１４，１
５，３１〜３４……Ｄ形フリツプフロツプ、２８
……インバータ、２９，３０……ORゲート、３
５，３６……NANDゲート、１６……ANDゲー
ト、３７……NORゲート、９〜１３，１７〜２
７……信号線、６１，６２，９１，１０１，１１
１，１２１，１３１，１７１，１７２，１８１，
１８２，１９１，１９２，２０１，２０２，２１
１，２１２，２２１，２２２，２３１，２３２，
２４１，２４２，２５１，２５２，２７１，２７
２……信号、Th1〜Th3，τ1〜τ3，t1〜t4，t1a〜
t3a，t1b〜t3b，T1〜T3……時間タイミング。
Claims (1)
- １ 手順中断信号を含む入力信号を順次、帯域通
過フイルタと、キヤリア抑圧フイルタと、リミツ
タ増幅回路と、２値化回路とを通して被検出信号
を形成し、さらに検出開始タイミングを設けて検
出開始タイミング以後の最初に発生する被検出信
号の一周期の時間を測定することにより手順中断
信号の到来か否かを判定する中速フアクシミリ用
手順中断信号検出装置において、前記検出開始タ
イミング以後の前記被検出信号の最初のエツジが
立上りエツジの場合には前記立上りエツジから次
の立上りエツジまでの時間を一周期として検出す
るための手段と、前記最初のエツジが立下りエツ
ジの場合には前記立下りエツジから次の立下りエ
ツジまでの時間を一周期として検出するための手
段とを具備し、前記検出開始タイミング以後に前
記立上りエツジか、あるいは前記立下りエツジか
のいずれか早く発生した方のエツジを起点として
一周期を検出するように構成したことを特徴とす
る中速フアクシミリ用手順中断信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053376A JPS59178869A (ja) | 1983-03-29 | 1983-03-29 | 中速フアクシミリ装置用手順中断信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053376A JPS59178869A (ja) | 1983-03-29 | 1983-03-29 | 中速フアクシミリ装置用手順中断信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178869A JPS59178869A (ja) | 1984-10-11 |
| JPH0244181B2 true JPH0244181B2 (ja) | 1990-10-03 |
Family
ID=12941099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053376A Granted JPS59178869A (ja) | 1983-03-29 | 1983-03-29 | 中速フアクシミリ装置用手順中断信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178869A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11540964B2 (en) | 2018-02-27 | 2023-01-03 | Hill-Rom Services, Inc. | Patient support surface control, end of life indication, and x-ray cassette sleeve |
-
1983
- 1983-03-29 JP JP58053376A patent/JPS59178869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178869A (ja) | 1984-10-11 |
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