JPS60126918A - Ν列パルス検出回路 - Google Patents
Ν列パルス検出回路Info
- Publication number
- JPS60126918A JPS60126918A JP21558683A JP21558683A JPS60126918A JP S60126918 A JPS60126918 A JP S60126918A JP 21558683 A JP21558683 A JP 21558683A JP 21558683 A JP21558683 A JP 21558683A JP S60126918 A JPS60126918 A JP S60126918A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- gate
- input
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｎ副パルス検出回路に関し、特にＮ列（Ｎ
２２）のパルス列の有無を検出する回路に関するもので
ある。
２２）のパルス列の有無を検出する回路に関するもので
ある。
従来、Ｎ列のパルス列を検出する回路は、各列で、パル
スを検出していたため、検出するパルス列が多くなると
、回路構成が大きくなる欠点があった。
スを検出していたため、検出するパルス列が多くなると
、回路構成が大きくなる欠点があった。
この発明の目的は、従来のパルス検出回路における欠点
を除去すると共にＡＮＤゲートとＯＲゲートと１つの７
リツプフロツプと、１つのパルス検出回路とで構成し、
Ｎ列のパルス列を検出するようにしたＮ副パルス検出回
路を提供することにある。
を除去すると共にＡＮＤゲートとＯＲゲートと１つの７
リツプフロツプと、１つのパルス検出回路とで構成し、
Ｎ列のパルス列を検出するようにしたＮ副パルス検出回
路を提供することにある。
この発明によれば、Ｎ列のパルス列を同時に入力するＡ
ＮＤゲートおよびＯＲゲートと、前記ＯＲゲートの出力
信号を入力するクロック端子と、前記ＡＮＤゲートの出
力信号をプリセット端子又はクリヤ一端子に入力するフ
リラグフロップにより構成される２分周回路と、該２分
周回路の出力信号を検出するパルス検出回路とを有する
ことを特徴とするＮ副パルス検出回路が得られる。
ＮＤゲートおよびＯＲゲートと、前記ＯＲゲートの出力
信号を入力するクロック端子と、前記ＡＮＤゲートの出
力信号をプリセット端子又はクリヤ一端子に入力するフ
リラグフロップにより構成される２分周回路と、該２分
周回路の出力信号を検出するパルス検出回路とを有する
ことを特徴とするＮ副パルス検出回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すＮ列パルス検出回路を
示す。第１図において、本実施例はＮ入力のＡＮＤゲー
ト１１と、同じパルス列を入力するＮ入力のＯＲゲート
１２と、前記ＡＮＤゲート１１の出力信号をクリヤ一端
子に入力すると共に前記ＯＲゲート１２の出力信号をク
ロック端子に入力させるフリップフロッグ１３と、該フ
リップ７０ツブ１３の出力パルスを検出するパルス検出
回路１４とを含む。
示す。第１図において、本実施例はＮ入力のＡＮＤゲー
ト１１と、同じパルス列を入力するＮ入力のＯＲゲート
１２と、前記ＡＮＤゲート１１の出力信号をクリヤ一端
子に入力すると共に前記ＯＲゲート１２の出力信号をク
ロック端子に入力させるフリップフロッグ１３と、該フ
リップ７０ツブ１３の出力パルスを検出するパルス検出
回路１４とを含む。
Ｎ入力のＡＮＤゲート１１はパルス列１５〜１７が入力
されている限り必らず、パルス列１８．を読み出し、又
、ＯＲゲート１２も入力パルス列１５〜１７が入力され
ている限り必らず、パルス列１９を読み出す。クリップ
７０ツグ１３はＯＲゲートの出力パルスがクロック端子
ＣＬに、ＡＮＤゲートの出力パルスがクリヤ一端子（Ｃ
ＬＥＡＲ）に入力され、Ｑ端子の出力がＤ端子に入力さ
れるので、入カバルスが２分周され、出力パルス列２１
を送出する。パルス検出回路１４はパルス２１の有無を
判定する。
されている限り必らず、パルス列１８．を読み出し、又
、ＯＲゲート１２も入力パルス列１５〜１７が入力され
ている限り必らず、パルス列１９を読み出す。クリップ
７０ツグ１３はＯＲゲートの出力パルスがクロック端子
ＣＬに、ＡＮＤゲートの出力パルスがクリヤ一端子（Ｃ
ＬＥＡＲ）に入力され、Ｑ端子の出力がＤ端子に入力さ
れるので、入カバルスが２分周され、出力パルス列２１
を送出する。パルス検出回路１４はパルス２１の有無を
判定する。
本実施例においては入力パルス列がすべて有る場合、必
らず７リツプフロツグ１３の出力に、パルス列が有るの
で、パルス検出回路１４においてパルス有）と判定され
る。もし、パルス列のうち、１つでも断となり′０″又
”ｌ′に保持された場合で、′０”の場合はＡＮＤゲー
ト出力が′０”に固定され、フリップフロップのリセッ
ト端子（又はクリヤ一端子）で、フリップフロッグ出力
が固定され、パルス検出回路１４によシバルス断と判定
される。また、もしパルス列のうち少なくとも１つが′
１″の場合は、ＯＲゲート出力が“ｌ°゛に固定される
ためクリップ７０ツグ出力も固定され、パルス検出回路
でパルス断と判定される。
らず７リツプフロツグ１３の出力に、パルス列が有るの
で、パルス検出回路１４においてパルス有）と判定され
る。もし、パルス列のうち、１つでも断となり′０″又
”ｌ′に保持された場合で、′０”の場合はＡＮＤゲー
ト出力が′０”に固定され、フリップフロップのリセッ
ト端子（又はクリヤ一端子）で、フリップフロッグ出力
が固定され、パルス検出回路１４によシバルス断と判定
される。また、もしパルス列のうち少なくとも１つが′
１″の場合は、ＯＲゲート出力が“ｌ°゛に固定される
ためクリップ７０ツグ出力も固定され、パルス検出回路
でパルス断と判定される。
この実施例において、入カバルス列Ｎ＝３．フリップフ
ロッ１がＤ−タイプの場合について第２図のタイムチャ
ートを診照して説明すると、３列のパルス列１５，１６
．１７はそれぞれ異なる位相状態でＡＮＤゲー）１１及
びＯＲゲート１２に入力される。パルス列１５，１６．
１７がすべて有る場合に７リツプフロツプ１３の出力信
号２１がパルス列として送出される。７リツグフロツク
１３は０几ゲート１２のパルス列１９がフリップフロッ
プ１３のクロック端子ＣＬに入力され、ＡＮＤゲート１
１のパルス列１８がクリヤ一端子に入力されると、パル
ス列１９を２分周し、出力信号Ｑのパルス列２０を入力
端子りに入力すると共に、フリッ７°フロック１３の出
力信号Ｑのパルス列２１をパルス検出回路１４に供給す
る。３列のパルス列１５．１６および１７が正常である
ときは、フリップフロップ１３はその出力端子Ｑに必ら
ずパルス列２１が発生し、その出力がパルス検出回路１
４により、検出される。フリップ７０ツグ１３はパルス
列１５．１６．１７が１つでも断となれば、′１″゛で
保持されているときはパルス列１９が′１”となりパル
ス断となる。又フリップ７０ツブ１３は０″で保持され
ているときは、パルス列１８が′０”となり同様にパル
ス断となる。
ロッ１がＤ−タイプの場合について第２図のタイムチャ
ートを診照して説明すると、３列のパルス列１５，１６
．１７はそれぞれ異なる位相状態でＡＮＤゲー）１１及
びＯＲゲート１２に入力される。パルス列１５，１６．
１７がすべて有る場合に７リツプフロツプ１３の出力信
号２１がパルス列として送出される。７リツグフロツク
１３は０几ゲート１２のパルス列１９がフリップフロッ
プ１３のクロック端子ＣＬに入力され、ＡＮＤゲート１
１のパルス列１８がクリヤ一端子に入力されると、パル
ス列１９を２分周し、出力信号Ｑのパルス列２０を入力
端子りに入力すると共に、フリッ７°フロック１３の出
力信号Ｑのパルス列２１をパルス検出回路１４に供給す
る。３列のパルス列１５．１６および１７が正常である
ときは、フリップフロップ１３はその出力端子Ｑに必ら
ずパルス列２１が発生し、その出力がパルス検出回路１
４により、検出される。フリップ７０ツグ１３はパルス
列１５．１６．１７が１つでも断となれば、′１″゛で
保持されているときはパルス列１９が′１”となりパル
ス断となる。又フリップ７０ツブ１３は０″で保持され
ているときは、パルス列１８が′０”となり同様にパル
ス断となる。
したがって最終パルス列２１はすべてのパルス列１５，
１６．１７が有る場合に生ずるが、フリップフロッグ１
３の状態にかかわらずパルス列１５１６．１７の１つで
も断になれば、そのパルス検出回路によシ検出される。
１６．１７が有る場合に生ずるが、フリップフロッグ１
３の状態にかかわらずパルス列１５１６．１７の１つで
も断になれば、そのパルス検出回路によシ検出される。
第１図は、この発明の一実施例におけるＮ列パルス検出
回路の構成を示す図、第２図は、そのタイムチャートを
示す図である。 １１・・・・・・ＡＮＤ ゲート、１２・・・・・・Ｏ
Ｒゲート、１３・・・・・・クリップ７０ツグ（Ｄ−ｔ
Ｙｐｅ ） ％ １４・・・・・・パルス検出回路、１
５，１６．１７・・・・・・入力パルス列、１８・・・
・・・ＡＮＤゲートの出力信号、１９・・・・・・ＯＲ
ゲートの出方信号、２０・・・・・・フリップフロップ
の入力信号、２１・・・・・・フリップフロッグの出力
信号。
回路の構成を示す図、第２図は、そのタイムチャートを
示す図である。 １１・・・・・・ＡＮＤ ゲート、１２・・・・・・Ｏ
Ｒゲート、１３・・・・・・クリップ７０ツグ（Ｄ−ｔ
Ｙｐｅ ） ％ １４・・・・・・パルス検出回路、１
５，１６．１７・・・・・・入力パルス列、１８・・・
・・・ＡＮＤゲートの出力信号、１９・・・・・・ＯＲ
ゲートの出方信号、２０・・・・・・フリップフロップ
の入力信号、２１・・・・・・フリップフロッグの出力
信号。
Claims (1)
- Ｎ列のパルス列を同時に入力するＡＮＤゲートおよびＯ
Ｒゲートと、前記ＯＲゲートの出力信号を入力するクロ
ック端子と、前記ＡＮＤゲートの出力信号をプリセット
端子又はクリヤ一端子に入力するフリラグフロップによ
り構成される２分周回蕗と、該２分周回路の出力信号を
検出するパルス検出回路とを有することを特徴とするＮ
副パルス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558683A JPS60126918A (ja) | 1983-11-16 | 1983-11-16 | Ν列パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558683A JPS60126918A (ja) | 1983-11-16 | 1983-11-16 | Ν列パルス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126918A true JPS60126918A (ja) | 1985-07-06 |
Family
ID=16674882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21558683A Pending JPS60126918A (ja) | 1983-11-16 | 1983-11-16 | Ν列パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126918A (ja) |
-
1983
- 1983-11-16 JP JP21558683A patent/JPS60126918A/ja active Pending
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