JP2794441B2 - Ｐｗｍ制御装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機のスイッチング電源の制御等に用い
られるPWM（Pulse Width Modulation）制御装置に関す
るものである。
られるPWM（Pulse Width Modulation）制御装置に関す
るものである。
従来、この種のPWM制御装置は、National Technical
Report VoL 24,No.1,Feb,1978 第154頁〜第165頁に示さ
れているAN 6510の如くアナログ方式のものであった。
Report VoL 24,No.1,Feb,1978 第154頁〜第165頁に示さ
れているAN 6510の如くアナログ方式のものであった。
〔発明が解決しようとする課題〕 従来例においては、制御方式がアナログ方式のため、
デジタル方式であるCPUによる制御が困難であった。特
に、そのデータのやりとりをするインターフェース部の
データ変換や同期をとる事がむずかしく、又回路規模が
大きくなる欠点があった。
デジタル方式であるCPUによる制御が困難であった。特
に、そのデータのやりとりをするインターフェース部の
データ変換や同期をとる事がむずかしく、又回路規模が
大きくなる欠点があった。
しかし、アナログ方式のPWM回路における制御精度そ
のものは良好であり、デジタル回路で同等の制御精度を
得るためにはクロック周波数を16MHz等の高周波とする
必要があり、デジタル方式のPWM回路の設計はそのよう
な高速クロックで誤動作が生じずしかも制御容易なシス
テムとする必要があった。
のものは良好であり、デジタル回路で同等の制御精度を
得るためにはクロック周波数を16MHz等の高周波とする
必要があり、デジタル方式のPWM回路の設計はそのよう
な高速クロックで誤動作が生じずしかも制御容易なシス
テムとする必要があった。
本発明は、このような事情のもとでなされたもので、
高速クロックで誤動作することのないデジタル方式のPW
M制御装置を提供することを目的とするものである。
高速クロックで誤動作することのないデジタル方式のPW
M制御装置を提供することを目的とするものである。
本発明は、上記目的を達成するため、PWM制御装置を
つぎの（１），（２）のとおりに構成する。
つぎの（１），（２）のとおりに構成する。
（１）つぎのa,b,c,d,eの構成要素を備えるようにす
る。
る。
a.CPUの制御のもとに、PWM出力信号にかかる制御デー
タをラッチするラッチ手段。
タをラッチするラッチ手段。
b.PWM出力信号の周期を決めるアップダウンカウン
タ。
タ。
c.所定のタイミングで発せられるデータセット信号に
応じて、上記アップダウンカウンタのカウント出力デー
タがセットされるダウンカウンタ。
応じて、上記アップダウンカウンタのカウント出力デー
タがセットされるダウンカウンタ。
d.上記データセット信号に応じて上記ラッチ手段より
取り出された第１の制御データにより、上記アップダウ
ンカウンタを制御するアップダウン制御手段。
取り出された第１の制御データにより、上記アップダウ
ンカウンタを制御するアップダウン制御手段。
e.上記データセット信号に応じて上記ラッチ手段より
取り出された第２の制御データと、上記ダウンカウンタ
のカウント出力データと、上記データセット信号により
PWM出力信号を成形する波形成形手段。
取り出された第２の制御データと、上記ダウンカウンタ
のカウント出力データと、上記データセット信号により
PWM出力信号を成形する波形成形手段。
（２）上記（１）において、更にCPUの制御のもとに、
データセット信号を別途発生させると共にPWM出力信号
の出力を停止させる手段を備えるようにする。
データセット信号を別途発生させると共にPWM出力信号
の出力を停止させる手段を備えるようにする。
上記（１），（２）の構成により、PWM制御装置はデ
ータセット信号に同期して動作し、（２）の構成では更
に、CPUにより別のデータセット信号を発生し、同信号
によりPWM出力信号の発生を停止させる。
ータセット信号に同期して動作し、（２）の構成では更
に、CPUにより別のデータセット信号を発生し、同信号
によりPWM出力信号の発生を停止させる。
以下本発明を実施例により説明する。
第１図は本発明の第１実施例であるPWM制御装置のブ
ロック図である。
ロック図である。
図において、１はアップダウン制御回路であり、２の
アップダウンカウンタ（以下U/Dカウンタという）のカ
ウントアップ，カウントダウンを制御する回路であり、
そのクロック出力端子が20を通じてU/Dカウンタ２のク
ロック入力端子に接続され、又U/D制御端子が10の信号
線を通じて、U/Dカウンタ２のU/D制御信号入力端子に接
続されている。
アップダウンカウンタ（以下U/Dカウンタという）のカ
ウントアップ，カウントダウンを制御する回路であり、
そのクロック出力端子が20を通じてU/Dカウンタ２のク
ロック入力端子に接続され、又U/D制御端子が10の信号
線を通じて、U/Dカウンタ２のU/D制御信号入力端子に接
続されている。
又、PWMによる制御のためのフィードバック信号端子
８が９の信号ラインを通じてアップダウン制御回路１の
フィードバック信号入力端子に接続されている。U/Dカ
ウンタ２のカウント値は11のバスラインを通して３のダ
ウンカウンタのデータ入力端子と５の波形成形回路のU/
Dカウントデータ入力端子に接続されている。ダウンカ
ウンタ３のカウント値データ出力端子は、バス12を通じ
て4aのカウント値判定回路のデータ入力端子と、波形成
形回路５のダウンカウンタデータ入力端子に接続されて
いる。カウント値判定回路4aは、ダウンカウンタ３のカ
ウント値に応じて13の信号ライン上にPWM信号の１周期
のパルス出力が終了し、次のパルス信号形成スタートの
タイミングを示すデータセット信号を出力する機能を有
する回路である。データセット信号ライン13は、波形成
形回路５の制御信号入力端子に接続されている。波形成
形回路５には、さらに６のデータラッチの一部の信号が
信号ライン14を通じて入力されている。そのため、信号
線11,12,13,14,15上の信号に応じ、波形成形回路５はPW
M出力を生成し、16の信号線を通して17のPWM信号出力端
子にPWM信号を出力する。信号ライン13は、ダウンカウ
ンタ３及びアップダウン制御回路１及びデータラッチ６
のデータセット信号入力端子に接続されている。データ
ラッチ回路６は７のCPUの制御データを18の信号バスを
通じて受取り、14,19のデータバスを通じて波形成形回
路５及びアップダウン制御回路１に伝達する。７−１
は、CPU7がデータラッチ６に情報を書き込むための書込
み信号を伝送するラインである。
８が９の信号ラインを通じてアップダウン制御回路１の
フィードバック信号入力端子に接続されている。U/Dカ
ウンタ２のカウント値は11のバスラインを通して３のダ
ウンカウンタのデータ入力端子と５の波形成形回路のU/
Dカウントデータ入力端子に接続されている。ダウンカ
ウンタ３のカウント値データ出力端子は、バス12を通じ
て4aのカウント値判定回路のデータ入力端子と、波形成
形回路５のダウンカウンタデータ入力端子に接続されて
いる。カウント値判定回路4aは、ダウンカウンタ３のカ
ウント値に応じて13の信号ライン上にPWM信号の１周期
のパルス出力が終了し、次のパルス信号形成スタートの
タイミングを示すデータセット信号を出力する機能を有
する回路である。データセット信号ライン13は、波形成
形回路５の制御信号入力端子に接続されている。波形成
形回路５には、さらに６のデータラッチの一部の信号が
信号ライン14を通じて入力されている。そのため、信号
線11,12,13,14,15上の信号に応じ、波形成形回路５はPW
M出力を生成し、16の信号線を通して17のPWM信号出力端
子にPWM信号を出力する。信号ライン13は、ダウンカウ
ンタ３及びアップダウン制御回路１及びデータラッチ６
のデータセット信号入力端子に接続されている。データ
ラッチ回路６は７のCPUの制御データを18の信号バスを
通じて受取り、14,19のデータバスを通じて波形成形回
路５及びアップダウン制御回路１に伝達する。７−１
は、CPU7がデータラッチ６に情報を書き込むための書込
み信号を伝送するラインである。
又、回路全体のタイミングの基準を与えるクロック信
号は、15の信号線を通じてダウンカウンタ3,カウント値
判定回路4a,波形成形回路５のクロック信号入力端子に
接続されている。
号は、15の信号線を通じてダウンカウンタ3,カウント値
判定回路4a,波形成形回路５のクロック信号入力端子に
接続されている。
次に本実施例の動作について説明する。
CPU7は、PWM制御装置を制御する制御データを信号ラ
イン18上に出力し、同時に信号ライン７−１に書き込み
信号を出力し、データラッチ６上にPWM制御装置を制御
するためのデータをセットする。ただし、信号ライン1
4,19上にそのデータが出力されるのは、データセット信
号ライン13上におけるデータセット信号の立ち上がりの
タイミングとする。ここで信号ライン13上の１の値をデ
ータセット信号とする。今信号ライン13上に１が立つ
と、波形成形回路５はセットされ、信号ライン16を通じ
てPWM信号出力端子17には１が出力される様に動作す
る。又、ダウンカウンタ３の回路に、U/Dカウンタ２の
出力値がセットされる。アップダウン制御回路１は、デ
ータセット信号13（ロード信号）の立ち上がり及び立ち
下がりのエッジに同期して動作する。即ち、回路１はラ
イン13上のデータセット信号の立ち上がりのタイミング
に同期してフィードバック信号入力端子８及びデータバ
ス19上の信号（第１の制御データ）状態を判定し、信号
線10上に出力するデータを決定し、ロード信号の立ち下
がりのタイミングに同期して、20の信号ライン上にクロ
ックを出力し、U/Dカウンタ２のカウント出力値を１増
加，又は１減少させるか、又は、アップダウンカウンタ
のU/Dカウント動作を停止すべく信号ライン20上にカウ
ントアップ又はダウンの為のクロックを出力させぬ様に
動作する。
イン18上に出力し、同時に信号ライン７−１に書き込み
信号を出力し、データラッチ６上にPWM制御装置を制御
するためのデータをセットする。ただし、信号ライン1
4,19上にそのデータが出力されるのは、データセット信
号ライン13上におけるデータセット信号の立ち上がりの
タイミングとする。ここで信号ライン13上の１の値をデ
ータセット信号とする。今信号ライン13上に１が立つ
と、波形成形回路５はセットされ、信号ライン16を通じ
てPWM信号出力端子17には１が出力される様に動作す
る。又、ダウンカウンタ３の回路に、U/Dカウンタ２の
出力値がセットされる。アップダウン制御回路１は、デ
ータセット信号13（ロード信号）の立ち上がり及び立ち
下がりのエッジに同期して動作する。即ち、回路１はラ
イン13上のデータセット信号の立ち上がりのタイミング
に同期してフィードバック信号入力端子８及びデータバ
ス19上の信号（第１の制御データ）状態を判定し、信号
線10上に出力するデータを決定し、ロード信号の立ち下
がりのタイミングに同期して、20の信号ライン上にクロ
ックを出力し、U/Dカウンタ２のカウント出力値を１増
加，又は１減少させるか、又は、アップダウンカウンタ
のU/Dカウント動作を停止すべく信号ライン20上にカウ
ントアップ又はダウンの為のクロックを出力させぬ様に
動作する。
ダウンカウンタ３は、アップダウンカウンタ２のカウ
ント出力値をその最大値として、その値からダウンカウ
ンタのカウント値を信号ライン15上にクロック信号が１
から０に変化する毎に減少するものとする。そして、波
形成形回路５は、ダウンカウンタ３のカウント出力値を
信号ライン12を通じてその中にとりこみ、データバス14
上の制御データ（第２の制御データ）と信号ライン15上
のクロック信号の立ち下がりエッジで比較判定を行い、
その両者の値が一致すると、信号ライン16を通じPWM信
号出力端子17に出力されるデータを１から０に変更する
ことで出力端子17に出力される信号のデューティコント
ロールを行う。回路５は又、信号ライン11上のデータも
信号ライン13上の信号の立ち下がりエッジでとりこみ、
その値とデータバス14上に与えられる出力動作制御デー
タとの大小比較を行い、信号ライン11上のデータが信号
ライン14上に与えられる出力動作制御データより小のと
きには、PWM信号出力端子17は単に１となり、PWM信号の
出力が停止し、大のときのみPWM信号が出力する様な構
造となっている。又、ダウンカウンタ３はそれを構成す
る全てのフリップフロップが信号線15上に加わるクロッ
ク信号の立ち下がりに同期して動作し、信号線13上に１
が立っているときは、ダウンカウンタ３の動作が停止
し、そのバスライン12のカウント出力値は信号バス11上
のデータに変更され、そのまま持続される。
ント出力値をその最大値として、その値からダウンカウ
ンタのカウント値を信号ライン15上にクロック信号が１
から０に変化する毎に減少するものとする。そして、波
形成形回路５は、ダウンカウンタ３のカウント出力値を
信号ライン12を通じてその中にとりこみ、データバス14
上の制御データ（第２の制御データ）と信号ライン15上
のクロック信号の立ち下がりエッジで比較判定を行い、
その両者の値が一致すると、信号ライン16を通じPWM信
号出力端子17に出力されるデータを１から０に変更する
ことで出力端子17に出力される信号のデューティコント
ロールを行う。回路５は又、信号ライン11上のデータも
信号ライン13上の信号の立ち下がりエッジでとりこみ、
その値とデータバス14上に与えられる出力動作制御デー
タとの大小比較を行い、信号ライン11上のデータが信号
ライン14上に与えられる出力動作制御データより小のと
きには、PWM信号出力端子17は単に１となり、PWM信号の
出力が停止し、大のときのみPWM信号が出力する様な構
造となっている。又、ダウンカウンタ３はそれを構成す
る全てのフリップフロップが信号線15上に加わるクロッ
ク信号の立ち下がりに同期して動作し、信号線13上に１
が立っているときは、ダウンカウンタ３の動作が停止
し、そのバスライン12のカウント出力値は信号バス11上
のデータに変更され、そのまま持続される。
今、信号ライン11上のデータが信号ライン14上に与え
られる出力動作制御データより大の動作状態を考える。
られる出力動作制御データより大の動作状態を考える。
カウント値判定回路4aは、ダウンカウンタ３のカウン
ト値をデータバス12を通じてライン15上のクロック信号
の立ち下がりエッジ毎に判定し、零値近傍の所定値で信
号ライン13上にデータセット信号を出力するのと共に、
バス12上の、信号ライン13上にデータセット信号が出力
されたこと（ロード状態）を示すデータを、15上のクロ
ック信号の立ち下がりエッジのタイミング毎に判定し、
もしそのデータが検出されたなら、信号ライン13上のデ
ータセット信号をリセットし、０にする様に動作する。
ト値をデータバス12を通じてライン15上のクロック信号
の立ち下がりエッジ毎に判定し、零値近傍の所定値で信
号ライン13上にデータセット信号を出力するのと共に、
バス12上の、信号ライン13上にデータセット信号が出力
されたこと（ロード状態）を示すデータを、15上のクロ
ック信号の立ち下がりエッジのタイミング毎に判定し、
もしそのデータが検出されたなら、信号ライン13上のデ
ータセット信号をリセットし、０にする様に動作する。
本実施例は、この様にデータセット信号に同期して動
作する為、たとえPWM出力信号による外部制御回路の制
御精度を上げるため、信号ライン15上に入力されるクロ
ック信号の周波数を16MHz〜30MHz程度まで上げても信号
ライン13上に出力されるデータセット信号のパルス幅を
広げる事によって回路の中では誤動作が防止でき、容易
に正確なPWM信号のデューティコントロールを行う事が
可能である。
作する為、たとえPWM出力信号による外部制御回路の制
御精度を上げるため、信号ライン15上に入力されるクロ
ック信号の周波数を16MHz〜30MHz程度まで上げても信号
ライン13上に出力されるデータセット信号のパルス幅を
広げる事によって回路の中では誤動作が防止でき、容易
に正確なPWM信号のデューティコントロールを行う事が
可能である。
次に本発明の第２実施例について説明する。
第２図が第２実施例のPWM制御装置を示すブロック図
である。基本的動作及びタイミングは上記第１実施例と
同じなので、共通部分に関する説明は省略し、異ってい
る部分に関してのみ説明する。
である。基本的動作及びタイミングは上記第１実施例と
同じなので、共通部分に関する説明は省略し、異ってい
る部分に関してのみ説明する。
第１実施例に比較して、６−１のラッチ回路（フラ
グ）,6−４のインバータ回路,6−５のアンドゲート回路
が追加されている。
グ）,6−４のインバータ回路,6−５のアンドゲート回路
が追加されている。
ラッチ回路６−１のデータ入力端子Ｉにはデータバス
18中の１ラインが接続され、ラッチ信号入力端子Ｌには
６−２の信号ラインが接続されており、それがCPU7のラ
ッチ制御用信号出力端子に接続されている。ラッチ回路
６−１のＱ出力端子は６−３の信号ラインを通じて、６
−４のインバータの入力端子とデータラッチ回路６のリ
セット入力端子と、カウント値判定回路４のフラグ制御
信号入力端子に接続されている。インバータ６−４の出
力端子は、６−５のアンドゲートの一入力端子に接続さ
れており、アンドゲート16の他方の入力端子は信号線16
を通し波形成形回路５のPWM信号出力端子に接続してい
る。そして、アンドゲート６−５の出力端子がPWM信号
出力端子17に接続している。
18中の１ラインが接続され、ラッチ信号入力端子Ｌには
６−２の信号ラインが接続されており、それがCPU7のラ
ッチ制御用信号出力端子に接続されている。ラッチ回路
６−１のＱ出力端子は６−３の信号ラインを通じて、６
−４のインバータの入力端子とデータラッチ回路６のリ
セット入力端子と、カウント値判定回路４のフラグ制御
信号入力端子に接続されている。インバータ６−４の出
力端子は、６−５のアンドゲートの一入力端子に接続さ
れており、アンドゲート16の他方の入力端子は信号線16
を通し波形成形回路５のPWM信号出力端子に接続してい
る。そして、アンドゲート６−５の出力端子がPWM信号
出力端子17に接続している。
動作の説明のために、カウント値判定回路4bのブロッ
クの内部回路を第３図に示す。先ず、第３図の回路につ
いて説明する。ブロック4bは、４−１のカウント値検出
回路,4−２のオア回路,4−３のＤタイプフリップフロッ
プ回路で構成されている。
クの内部回路を第３図に示す。先ず、第３図の回路につ
いて説明する。ブロック4bは、４−１のカウント値検出
回路,4−２のオア回路,4−３のＤタイプフリップフロッ
プ回路で構成されている。
信号ライン12はカウント値検出回路4bの入力端子に接
続され、カウント値検出回路４−１の出力端子は４−４
の信号ラインを通じてオアゲート４−２の一方の入力端
子に接続されている。オアゲート４−２の他方の入力端
子に６−３の信号線が接続されており、オアゲート４−
２の出力端子が４−５の信号ラインを通じてＤタイプフ
リップフロップ４−３のＤ入力端子に接続されている。
Ｄタイプフリップフロップ４−３のＱ出力は13の信号線
に接続されており、又、クロック入力端子は信号ライン
15に接続されている。ただし、Ｄタイプフリップフロッ
プ４−３は信号ライン15上の信号の立ち下がりエッジで
Ｄ入力端子上のデータをＱ出力端子にとりこむタイプの
フリップフロップとする。
続され、カウント値検出回路４−１の出力端子は４−４
の信号ラインを通じてオアゲート４−２の一方の入力端
子に接続されている。オアゲート４−２の他方の入力端
子に６−３の信号線が接続されており、オアゲート４−
２の出力端子が４−５の信号ラインを通じてＤタイプフ
リップフロップ４−３のＤ入力端子に接続されている。
Ｄタイプフリップフロップ４−３のＱ出力は13の信号線
に接続されており、又、クロック入力端子は信号ライン
15に接続されている。ただし、Ｄタイプフリップフロッ
プ４−３は信号ライン15上の信号の立ち下がりエッジで
Ｄ入力端子上のデータをＱ出力端子にとりこむタイプの
フリップフロップとする。
次に本実施例の動作に関し説明する。第１実施例と共
通部分は省略し異っている部分についてのみ述べる。ラ
ッチ回路６−１は、システムの制御用フラグであり、CP
U7が信号ライン６−２及びデータバス18上に制御信号を
出力し、ラッチ回路６−１にセット信号を出力すること
によって、ラッチ６−１のＱ出力をコントロールする様
に構成されている。ラッチ回路６−１のＱ出力が１のと
きは、６−３上のデータが１となり、インバータ６−４
を通じてアンドゲート６−５の一方の入力にその反転信
号０が加わるため、PWM出力端子は０に固定される。同
時に、オアゲート４−２を通じてＤタイプフリップフロ
ップ４−３のＤ入力端子に１が加わるため、その信号は
信号ライン15上の信号の立ち下がりエッジで、Ｑ出力端
子に１の値が出力される。そして、Ｄタイプフリップフ
ロップ４−３のＱ出力端子に１が立っているときは、信
号ライン13上のデータセット信号が１となりつづけてPW
M回路の動作が停止する。カウント値検出回路４−１
は、信号ライン13上のデータセット信号の検出と、ダウ
ンカウンタ３のカウント値を判定する機能を有するた
め、信号ライン６−３に１が加わっている状態では、カ
ウント値検出回路４−１の出力端子が０となっている。
このため、CPU7がラッチ回路６−１のＱ出力のセットデ
ータが１から０に変更すると、信号ライン６−３上の信
号が１から０となり、信号ライン４−５上の信号も１か
ら０に変化する。又、信号ライン６−３が０となると、
アンドゲート６−５の出力端子には信号ライン16の信号
がそのまま出力可能な状態となる。そして、信号ライン
４−５上の信号が１から０に変化した後に信号ライン15
上の信号が１から０に立ち下がるタイミングで、フリッ
プフロップ４−３のＱ出力のデータが１から０に変化
し、その後の動作は従来例と同じになる。
通部分は省略し異っている部分についてのみ述べる。ラ
ッチ回路６−１は、システムの制御用フラグであり、CP
U7が信号ライン６−２及びデータバス18上に制御信号を
出力し、ラッチ回路６−１にセット信号を出力すること
によって、ラッチ６−１のＱ出力をコントロールする様
に構成されている。ラッチ回路６−１のＱ出力が１のと
きは、６−３上のデータが１となり、インバータ６−４
を通じてアンドゲート６−５の一方の入力にその反転信
号０が加わるため、PWM出力端子は０に固定される。同
時に、オアゲート４−２を通じてＤタイプフリップフロ
ップ４−３のＤ入力端子に１が加わるため、その信号は
信号ライン15上の信号の立ち下がりエッジで、Ｑ出力端
子に１の値が出力される。そして、Ｄタイプフリップフ
ロップ４−３のＱ出力端子に１が立っているときは、信
号ライン13上のデータセット信号が１となりつづけてPW
M回路の動作が停止する。カウント値検出回路４−１
は、信号ライン13上のデータセット信号の検出と、ダウ
ンカウンタ３のカウント値を判定する機能を有するた
め、信号ライン６−３に１が加わっている状態では、カ
ウント値検出回路４−１の出力端子が０となっている。
このため、CPU7がラッチ回路６−１のＱ出力のセットデ
ータが１から０に変更すると、信号ライン６−３上の信
号が１から０となり、信号ライン４−５上の信号も１か
ら０に変化する。又、信号ライン６−３が０となると、
アンドゲート６−５の出力端子には信号ライン16の信号
がそのまま出力可能な状態となる。そして、信号ライン
４−５上の信号が１から０に変化した後に信号ライン15
上の信号が１から０に立ち下がるタイミングで、フリッ
プフロップ４−３のＱ出力のデータが１から０に変化
し、その後の動作は従来例と同じになる。
なお、データラッチ６は、信号ライン６−３が１のと
きには、バス14,19上のデータがCPU7の命令で自由に変
更可能な状態になるものとする。このデータラッチの出
力データが変化しても、信号ライン13上に１が出力され
ている範囲では回路の動作は停止しており、誤動作が生
じない。
きには、バス14,19上のデータがCPU7の命令で自由に変
更可能な状態になるものとする。このデータラッチの出
力データが変化しても、信号ライン13上に１が出力され
ている範囲では回路の動作は停止しており、誤動作が生
じない。
以上の様に本実施例は動作するため、CPU回路とPWM回
路とが互いに非同期動作をしようとも容易にCPU回路に
よってPWM回路の動作を誤動作なく制御可能である。な
お、６−１のラッチ回路は、Ｄタイプフリップフロップ
に容易に置き換え可能である。
路とが互いに非同期動作をしようとも容易にCPU回路に
よってPWM回路の動作を誤動作なく制御可能である。な
お、６−１のラッチ回路は、Ｄタイプフリップフロップ
に容易に置き換え可能である。
次に本発明の第３実施例について説明する。
第４図が第３実施例であるPWM制御装置を示すブロッ
ク図である。上記第２実施例と異なる点のみについて説
明し、その他に関しては説明を省略する。
ク図である。上記第２実施例と異なる点のみについて説
明し、その他に関しては説明を省略する。
本実施例では、信号ライン６−３が、第２実施例と比
較してU/Dカウンタ２のリセット端子に接続されている
点が異っている。U/Dカウンタ２はリセットがかかる
と、ライン16に出力されるPWM信号のデューティ比が最
小となる様な値にリセットされる様な回路構成となって
いる。
較してU/Dカウンタ２のリセット端子に接続されている
点が異っている。U/Dカウンタ２はリセットがかかる
と、ライン16に出力されるPWM信号のデューティ比が最
小となる様な値にリセットされる様な回路構成となって
いる。
次に本実施例の動作について説明する。第２実施例と
異なる点は、CPU7がラッチ６−１のＱ出力端子を１にセ
ットすると、PWM信号の出力端子の制御をすると同時にU
/Dカウンタ２をリセットする点があげられる。その結
果、CPU7の制御によって容易にPWM信号出力端子17に出
力されるPWM出力信号を初期化し、新たにソフトスター
ト制御を行いながら、スイッチング電源電圧制御を再開
する事が可能となる。
異なる点は、CPU7がラッチ６−１のＱ出力端子を１にセ
ットすると、PWM信号の出力端子の制御をすると同時にU
/Dカウンタ２をリセットする点があげられる。その結
果、CPU7の制御によって容易にPWM信号出力端子17に出
力されるPWM出力信号を初期化し、新たにソフトスター
ト制御を行いながら、スイッチング電源電圧制御を再開
する事が可能となる。
以上説明した様に、本発明によれば、PWM制御装置の
各回路がデータセット信号に同期して動作するので、基
本のクロック信号が10MHz以上の程度の高周波となって
も誤動作なく動作が可能で、アナログ方式と同程度の制
御精度が期待できる。又、データセット信号が出力され
ているとき、PWM出力信号の出力が停止する様に構成さ
れているため、そのタイミングでCPUが制御データをか
きかえても装置全体で誤動作を生じることがない。その
ため、データセット信号を別途発生する事によりCPUに
より容易にPWM出力信号の制御が可能となる。
各回路がデータセット信号に同期して動作するので、基
本のクロック信号が10MHz以上の程度の高周波となって
も誤動作なく動作が可能で、アナログ方式と同程度の制
御精度が期待できる。又、データセット信号が出力され
ているとき、PWM出力信号の出力が停止する様に構成さ
れているため、そのタイミングでCPUが制御データをか
きかえても装置全体で誤動作を生じることがない。その
ため、データセット信号を別途発生する事によりCPUに
より容易にPWM出力信号の制御が可能となる。
特に、ソフトスタートの制御,CPUへの割り込み等によ
るPWM制御装置の制御操作に有効である。
るPWM制御装置の制御操作に有効である。
第１図は第１実施例のブロック図、第２図は第２実施例
のブロック図、第３図は第2,第３実施例で用いるカウン
ト値判定回路の結線図、第４図は第３実施例のブロック
図である。 １……アップダウン制御回路 ２……U/Dカウンタ ３……ダウンカウンタ 4a,4b……カウント値判定回路 ５……波形成形回路 ６……データラッチ ７……CPU ６−１……ラッチ ６−４……インバータ ６−５……アンドゲート
のブロック図、第３図は第2,第３実施例で用いるカウン
ト値判定回路の結線図、第４図は第３実施例のブロック
図である。 １……アップダウン制御回路 ２……U/Dカウンタ ３……ダウンカウンタ 4a,4b……カウント値判定回路 ５……波形成形回路 ６……データラッチ ７……CPU ６−１……ラッチ ６−４……インバータ ６−５……アンドゲート
Claims (2)
- 【請求項１】つぎのa,b,c,d,eの構成要素を備えている
ことを特徴とするPWM制御装置。 a.CPUの制御のもとに、PWM出力信号にかかる制御データ
をラッチするラッチ手段。 b.PWM出力信号の周期を決めるアップダウンカウンタ。 c.所定のタイミングで発せられるデータセット信号に応
じて、上記アップダウンカウンタのカウント出力データ
がセットされるダウンカウンタ。 d.上記データセット信号に応じて上記ラッチ手段より取
り出された第１の制御データにより、上記アップダウン
カウンタを制御するアップダウン制御手段。 e.上記データセット信号に応じて上記ラッチ手段より取
り出された第２の制御データと、上記ダウンカウンタの
カウント出力データと、上記データセット信号によりPW
M出力信号を成形する波形成形手段。 - 【請求項２】CPUの制御のもとに、データセット信号を
別途発生させると共にPWM出力信号の出力を停止させる
手段を備えていることを特徴とする請求項１記載のPWM
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658289A JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658289A JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228254A JPH02228254A (ja) | 1990-09-11 |
| JP2794441B2 true JP2794441B2 (ja) | 1998-09-03 |
Family
ID=12751297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4658289A Expired - Fee Related JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794441B2 (ja) |
-
1989
- 1989-03-01 JP JP4658289A patent/JP2794441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02228254A (ja) | 1990-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |