JPH0338108A - Ｐｗｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分’Ｉｆ） 本発明は、複写機のスイッチング電源等の制御に供する
ＰＷＭ　（パルス幅変調）装置に関するものである。

（従来の技術） 従来、この種のＰＷＭ装置は、Ｎａｔｉｏｎａｌ　Ｔｅ
ｃｈ−ｎｉａｃａｌ　Ｒｅｐｏｒｔ　Ｖｏｌ　２４．Ｎ
ｏ、１．　Ｆｅｂ、１９７８第１５４頁〜第１６５頁に
示されているへＮ６５１０の如くアナログ制御方式のＰ
ＷＭ装置であった。

〔発明が解決しようとする課題〕

従来例においては、制御方式がアナログ制御方式のため
、デジタル方式であるｃｐｕｅよる制御が困難であり、
特にそのデータのやりとりをするインターフェース部の
データ変換や同期をとる事がむずかしく、又回路構成が
大きくなるといった問題があった。

しかし、アナログ方式のＰＷＭ装置における制御精度そ
のものは良好であり、ディジタル回路で同等の制御精度
を得るためにはクロック周波数を１６Ｍ１ｌｚ等の高周
波とする必要があり、ディジタル方式のＰＷＭ装置の設
計ではそのような高速クロック動作時においても誤動作
が生じず、しかも制御容易な又テスト容易なシステム設
計をする必要があった。

この様なＰＷＭ装置をＣＰＵで制御する場合には、ＣＰ
Ｕ回路とＰＷＭ装置は互いに非同期で動作しているとみ
なせる。その結果これらが同ＩＣ上に１チツプ構成でつ
くられるシステムにおいては、出力の期待値がクロック
パルスの人力数に応じて−・通約に決定されないため、
その出力の期待値が一義的に定まる必要のあるＩＣテス
タでのテストにおいては、何らかの手段を用いて出力の
期待値を一義的に定める必要が生じる。しかし、１０Ｍ
Ｈｚ以上の高速クロック動作中のＰＷＭ装置のテストは
回路遅延などが生じる事による期待値の不一致など生じ
る恐れがあり、容易ではない。

本発明は、このような事情のもとでなされたもので、高
速クロックで誤動作することがなく、テスト時に出力の
期待値を一義的に定めることのできるＰＷＭ装置を提供
することを目的とするものである。

（課題を解決するための手段） 前記目的を達成するため、本発明では、ＰＷＭ装置をつ
ぎの（１）〜（５）のとおりに構成する。

（１）つぎのａＮｇの構成要素を備えるＰＷＭ装置。

ａ、ＰＷＭ出力信号の１周期の時間を決定するアップダ
ウンカウンタ。

ｂ、前記アップダウンカウンタのカウント出力データが
セットされ、ＰＷＭ出力信号のオン、オフのタイミング
を決定するカウンタ。

ｃ、前記カウンタのカウント値を判定して、該カウンタ
に前記アップダウンカウンタのカウント出力データをセ
ットするタイミングを決定するデータセット信号を生成
するカウント値判定手段。

ｄ、前記データセット信号に同期して、前記アップダウ
ンカウンタのアップカウント又はダウンカウントを決定
すると共に、該アップダウンカウンタのカウント用クロ
ックを生成するアップダウンカウンタ制御手段。

ｅ、ＣＰＵの制御のもとに、ＰＷＭ出力信号にかかる制
御データが書き込まれ、前記データセット信号に同期し
て該制御データを前記アップダウンカウンタ制御手段へ
供給するレジスタ。

ｆ、前記ダウンカウンタのカウント出力データを受けて
ＰＷＭ信号出力波形を成形すると共に、前記データセッ
ト信号を受けその受信中動作を停止する波形成形手段。

ｇ、テスト端子への入力信号に応じて前記カウンタのカ
ウント値に関係なくデータセット信号を別途生成する手
段。

（２）前記（１）において、システム制御用フラグを介
する信号に応じてカウンタのカウント値に関係なくデー
タセット信号を別途生成する手段を備え、テスト端子へ
の入力信号に応じてデータセット信号を別途生成する手
段は、テスト用フラグを有するＰＷＭ装置。

（３）前記（２）において、システム制御用フラグをテ
スト用フラグとして共用するＰＷＭ装置。

（４）前記（１）、（２）、（３）において、アップダ
ウンカウンタのリセット、該アップダウンカウンタのア
ップカウント・ダウンカウントのためのクロックの制御
、データセット信号の別途生成を夫々独立に行うテスト
制御手段を備え、該手段にテスト端子の信号が供給され
るようにしたＰＷＭ装置。

（５）前記（４）において、テスト端子への入力信号及
びテスト制御手段の論理状態に応じて、テスト制御手段
の論理状態を変更する手段を備えているＰＷＭ装置。

〔作用〕

前記（１）〜（５）の構成によれば、ＰＷＭ装置は、デ
ータセット信号に同期して動作し、別途生成したデータ
セット信号が持続すると動作を停止する。テスト時に、
出力の期待値が一義的に定まる。

〔実施例〕

以下、本発明を実施例にもとづいて詳しく説明する。

（第１実施例） 第１図は、本発明の第１実施例である“ＰＷＭ装置”の
ブロック図である。

図中、１はｕｐ　　ｄｏｗｎ（以下Ｕ／Ｄという）制御
回路（アップダウンカウンタ制御手段）で、２のＵ／Ｄ
カウンタのカウントアツプ、カウントダウンを制御する
回路であり、そのクロック出力端子は信号線２０を通じ
てＵ／Ｄカウンタ２のクロック入力端子に接続され、又
Ｕ／Ｄ制御端子が１０の信号線を通じてＵ／Ｄカウンタ
２のＵ／Ｄ制御信号入力端子に接続されている。又、Ｐ
ＷＭによる制御のためのフィードバック信号端子８が９
の信号線を通じて、Ｕ／Ｄ制御回路１のフィードバック
信号入力端子に接続されている。

Ｕ／Ｄカウンタ２のカウント値は、１１の信号線を通し
て３のダウンカウンタのデータ入力端子と５の波形成形
回路のＵ／Ｄカウントデータ入力端子に供給されている
。ダウンカウンタ３のカウント値データ出力端子は、信
号線１２を通じて４のカウント値判定回路（カウント値
判定手段）のデータ入力端子と、波形成形回路５のダウ
ンカウンタデータ入力端子に接続されている。

カウント値判定回路４は、ダウンカウンタ３のカウント
値に応じて４−２の信号線上に、ＰＷＭ信号の１周期パ
ルス出力が終了し、新たにＵ／Ｄカウンタ２のカウント
出力データをダウンカウンタ３にセットし、次のパルス
信号形成のスタートをするタイミングを示すデータセッ
ト信号（以後単にデータセット信号という）を出力し、
又ダウンカウンタ３のカウント値に応じて４−１の信号
線上にＰＷＭ信号のデユーティコントロール信号を出力
する機能を有する回路である。

信号線４−１及び２人力オフゲート４−３の出力端子か
ら信号が出力される１３のデータセット信号線は、波形
成形回路５の制御信号入力端子に接続されている。そし
て、オアゲート４−３の一方の入力端子には４−２の信
号線が、又他方の入力端子にはテスト端子が４−４の信
号線を通じて接続されている。波形成形回路５には、さ
らに６のデータラッチの一部の信号が１４の信号線を通
じて人力されている。そのため信号線１１゜１２．１３
．１４．１５上の信号に応じ波形成形回路５は１６の信
号線を通して１７のＰＷＭ信号出力端子１７にＰＷＭ信
号を出力する。さらに信号線１３は、ダウンカウンタ３
及びＵ／Ｄ制御回路１及びデータラッチ回路６のデータ
セット信Σ入力端子に接続されている。

データラッチ回路６は７のＣＰＵの制御データを１８の
データバスを通じて受取り、１４．１９の信号線を通じ
て波形成形回路５及びＵ／ＤｆｌＪｒ８回路１に伝達す
る。７−１は、ＣＰＵ７がデータラッチ６に情報を書き
込むための書き込み信号を伝送する信号線である。又、
ＰＷＭ装置全体のタイミングの基準を与えるクロックイ
３号は、信号線１５を通じてダウンカウンタ３．カウン
ト値判定回路４．波形成形回路５のクロック１３号入力
端子に接続されている。

次に動作について説明する。

ＣＰＵ７は、ＰＷＭ装置を制御する制御情報をデータバ
ス１８上に出力し、同時に信号線７−１に書込み信号を
出力し、データラッチ６にＰＷＭ装置を制御するための
データをセットをする。ただし、信号線１４．１９上に
そのデータが出力されるのは、データセット信号線１３
上にデータセット信号が出力されているときとする。信
号線１３上の１の値がデータセット信号とするとする。

今信号線１３上に１が立つと波形成形回路５は、リセッ
トされ、信号ＨＩ３を通じてＰＷＭ信号出力端子１７に
１が出力する様に波形成形回路５が動作し、又、ダウン
カウンタ３．Ｕ／Ｄカウンタ２の出力値がセットされる
。Ｕ／Ｄ制御回路１は信号線１３上のデータセット信号
のたち上がり及びたち下がりのエツジに同期して動作す
る。

即ち、Ｕ　／　Ｄ　ＩＩＩ御回路１は信号線１３上のデ
ータセット信号の立ち上りのタイミングに同期してフィ
ードバック信号端子８及び信号線１９上の信号状態を判
定し、信号線１０上に出力するデータを決定すると同時
に出力し、データセット信号の立ち下がりのタイミング
に同期して信号ｌｌＩ２０上にカウント用クロックを出
力し、Ｕ／Ｄカウンタ２のカウント出力値をｉｌ加、又
は１減少させるか、又は、Ｕ／Ｄカウンタ２のＵ／Ｄカ
ウント動作を停止すべく信号ｌｉ！２０上にカウントア
ツプ又はダウンのためのクロックを出力しない様に動作
する。ダウンカウンタ３は、Ｕ／Ｄカウンタ２のカウン
ト出力値が、信号線１３にデータセット信号が出力して
いるとき信号線１５のクロックの立ち下がりのタイミン
グでセットされ、その値からカウント値を信号線１５上
にクロック信号が１から０に変化する毎に減少させる様
に動作する。そして、波形成形回路５はダウンカウンタ
３のカウント出力値を信号１ｉｓ１２を通してその中に
取り込み、それと、信号線１４上のデータとを信号線１
５−［のクロック信号の立ち下がりエツジで比較判定し
、その両者の値が一致すると信号線１６を通じＰＷＭ信
号出力端子１７に出力されるデータを１から０に変更す
る事で、信号のデユーティコントロールを行う。波形成
形回路５は、又信号線１１上のデータをも、その中に信
号線１５上の信号の立ち下がりエツジに同期して取り込
み、その値と信号線１４上に与えられる制御データとの
大小比較を行い、信号ｌ１１１上のデータが信号線１４
上に与えられる出力動作制御データより小のときには、
ＰＷＭ信号出力端子１７は常に１とし、ＰＷＭ信号の出
力を停止させ、大のときのみＰＷＭ信号か出力する様な
構成となっている。

又、ダウンカウンタ−３は、それを構成する全てのフリ
ップフロップが信号線１５上に加わるクロックイ３号の
立下がりに同期して動作し、信号線１３上に１が立って
いるときは、ダウンカウンタ３が悴止し、そのｆＥ号線
１２上のカウント出力値は信号ｆｉ１３上に１が立った
次のタイミングで信号線１５上に加わるクロック信号の
立ち下がりタイミングで信号線１１上のデータに変更さ
れ、１３上の信号が１からＯに変化した以後その値から
カウントダウンされる。

今、信号線！ｌ−ヒのデータが信号線１４上に与えられ
る出力動作制御データより大の動作状態を考える。カウ
ント値判定回路４は、ダウンカウンタ３のカウント値を
信号線１２を通じて信号線１５上のクロック信号の立ち
下がりエツジ毎に判定し、そのデータがＰＷＭ信号の１
周期の終了である事を検出すると信号線４−２．オアゲ
ート４−３を介し、信号線１３上にデータセット信号を
出力すると共に、信号線１３上にデータセット信号が出
力された事を示すデータを信号線１２上に出力される信
号を用いて検出するよう信号線１５上のクロック信号の
立ち下がりエツジのタイミング毎にその事実を判定し、
もしそのデータが検出されたなら、信号線１３上のデー
タセット信号をリセットし、０にする様に動作する。Ｐ
ＷＭ装置が動作している状態で、テスト端子に“１”の
信号を加えると、４−４の信号線、オア回路４−３を通
じて信号線１３上に、ダウンカウンタ３のカウント値に
関係なく別途データセット信号か生成される。そのため
、テスト端子を１に維持すると、ＰＷＭ装置の動作が停
止する。又、テスト端子に、信号線４−２が０の条件下
で４−２に１の信号が出力されぬ程高速の１，０のくり
かえし信号を人力すれば、Ｕ／Ｄ制御回路１は該データ
セラ１１３号に同期して動作するため、フィードバック
信号入力端子８に印加するデータを制御する事によって
Ｕ／Ｄカウンタ２のカウント値を任意に変更する事が可
能である。

ＰＷＭ装置がこの様にデータセット信号に同期して動作
するため、たとえＰＷＭ出力信号による外部制御回路の
制御粒度を上げるため、信号線１５上に人力されるクロ
ック信号の周波数を１６Ｍ１ｌｚ〜３０Ｍ１ｌｚの範囲
の周波数にしても信号線１３上に出力されるデータセッ
ト信号のパルス輻を広げる事によってＰＷＭ装置の中で
は誤動作が生しないで、容易に正確なＰＷＭ信号のデユ
ーティの制御を行う事か可能であると同時に、テスト端
子でデータセット信号の生成を制御する事によって、高
速クロックが印加されている状況下においても、ＰＷＭ
装置の動作停止、スタートの制御及びＵ／Ｄカウンタ２
の制御を容易に行う事ができる。

（第２実施例） 次に第２実施例について説明する。第２図が第２実施例
の“ＰＷＭ装置”のブロック図である。基本的動作及び
タイミングで第１実施例と共通した説明は省略し、異な
っている部分に関してのみ説明する。

第１実施例に比較して、６−１のラッチ回路。

６−４のインバータ回路、６−５のＡＮＤゲート回路、
６−６のＤフリップフロップ、６−９のオアゲートが追
加されている。又、オアゲート４−３．信号１Ｑ４−４
が削除サレテオリ、４−２の信号線が１３の信号線に直
接接続されている。

６−１のラッチ回路のデータ入力端子Ｉにはデータバス
１８中の１ラインが接続され、ラッチ信号入力端子りに
は６−２の信号線接続されており、それがＣＰＵ７のラ
ッチ制御用信号出力端子に接続されている。ラッチ回路
６−１のＱ出力端子は、６−３の信号線を通じて、Ｕ／
Ｄカウンタ２のリセット端子と、インバータ６−４の入
力端子と、２人力オアゲート６−９の一方の入力端子に
接続されており、そのオアゲートの出力端子がデータラ
ッチ回路６のリセット入力端子と、カウント値判定回路
４のフラグ制御信号入力端子に接続されている。

オアゲート６−９の他の一入力端子は、Ｄフリップフロ
ップ６−６のＱ出力端子に接続されており、Ｄフリップ
フロップ６−６のＤ入力端子は６−８の信号線を通して
テスト端子に接続されている。又、Ｄフリップフロップ
のクロック入力端子はクロック信号１ｉ１１５に接続さ
れている。

ＡＮＤゲート６−５の他方の入力端子は、信号線１６を
通し波形成形回路のＰＷＭ信号出力端子に接続している
。そして、ＡＮＤゲート６−５の出力端子がＰＷＭ信号
出力端子１７に接続している。

動作の説明のためにカウント値判定回路４のブロックの
内部回路を第３図に示す。次にその回路について説明す
る。カウント値判定回路４のブロックは、４−１のカウ
ント値検出回路、４−２のオア回路、４−３のＤフリッ
プフロラプ回路で構成されている。信号１ｉ１１２はカ
ウント値検出回路４−１の入力端子に接続され、回路４
−１の出力端子は４−４の信号線を通じてオアゲート４
−２の一方の入力端子に接続されている。オアゲート４
−２の他方の入力端子に６−７の信号線が接続されてお
り、オアゲート４−２の出力端子が４−５の信号線を通
じてＤフリツブフロツブ４−３のＤ入力端子に接続され
ている。Ｄフリップフロップ４−３のＱ出力は信号線１
３に接続されており、又、クロック入力端子は信号１ｄ
Ａ１５に接続されている。ただし、Ｄフリップフロップ
４−３は信号線１５上の信号の立ち下がりエツジでＤ入
力端子上のデータをＱ出力端子にとりこむタイプのフリ
ップフロップである。

次に動作に関して説明する。第１実施例と共通部分は省
略し異なっている部分についてのみ述べる。まず、Ｄフ
リップフロップ６−６のＱ出力が０の状態を考える。ラ
ッチ回路６−１は、システムの制御用フラグであり、Ｃ
ＰＵ７が信号線１８上に制御データを出力し、信号線６
−２にセット信号を出力することによって、ラッチ６−
１のＱ出力を１制御する様に構成されている。ラッチ回
路６−１のＱ出力が１のときは信号線６−３上のデータ
が１となりＵ／Ｄカウンタ２がリセットされ、又、６−
４のインバータを通じＡＮＤゲート６−５の一方の人力
にその反転信号０が加わるため、ＰＷＭ出力端子は０に
固定され、ＰＷＭ出力端子がリセット状態になる。同時
に、オアゲート６−９．４−２を通じてＤフリップフロ
ップ４−３のＤ入力端子に１が加わるため、その信号が
信号線１５上の信号の次の立ち下がりエツジのタイミン
グでＤフリップフロップ４−３のＱ出力端子に１の値が
出力される。そして、そのＱ出力端子に１が立っている
とき、信号線１３上のデータセット信号が！となり続け
、ＰＷＭ装置の動作が停止する。カウント値検出回路４
−１は、信号ｆｉｌａ上に１として出力されたデータセ
ット信号の検出と、ダウンカウンタ３のカウント値を判
定する機能を同時に有するため、信号線４−４上の４２
号が０のとき、信号線６−３に１が加わり、信号線１５
上にクロックが２発以上に加わると１３上に出力された
データセット信号を検出し、その出力端子が０となる。

このため、ＣＰＵ７が、ラッチ回路６−１のＱ出力のセ
ットデータを１から０に変更すると、信号線６−３上の
信号が１　ｈｌら０となり、オアゲート６−９．４−２
を通じて４−５の信号線上の信号も１から０に変化する
。

又、信号線６−３が０となると、ゲート６−５の出力端
子には、信号線１６の信号がそのまま出力可能な状態と
なる。そして、信号線４−５上の信号が１か６０に変化
した後に、信号線１５上の信号が１から０に立ち下がる
タイミングで、Ｄフリップフロップ４−３のＱ出力のデ
ータが１から０に変化し、その後は、第１実施例でテス
ト端子に０の信号が印加されている状態と同じ動作をす
る。

なお、データラッチ６は、信号線６−３が１のときには
、信号線６−７がオアゲート６−９を通じて１となり信
号線１９．１４上のデータが、ＣＰＵ７の命令で自由に
変更可能な状態になるものとする。このデータラッチ６
の出力データが変化しても、信号線１３上に１が出力さ
れている範囲ではＰＷＭ装置の動作は停止しており誤動
作が生じない。

以上の様にＰＷＭｖ７を置が動作するため、ＣＰＵ回路
７とＰＷＭ装置とが互いに非同期動作をしようとも容易
にＣＰＵ回路によって、ＰＷＭ装置の動作を誤動作なく
制御可能である。しかし、ＣＰＵ回路とＰＷＭ装置の動
作タイミングは、通約には決まらず、このままではテス
ト時に期待値を一義的に定める事ができぬため、テスト
時にはテスト端子より制御信号を入力する事でシステム
を制御する。すなわち、Ｄフリップフロップ６−６にテ
スト端子よりテスト信号を加え制御する。当該Ｄフリッ
プフロップ６−６の各信号端子の役割は、ラッチ６−１
の各入出力端子に対応する。即ち、Ｄフリップフロップ
６−６のＤ入力端子、クロック入力端子、Ｑ出力端子が
それぞれラッチ６−１の■入力端子、Ｌ入力端子、Ｑ出
力端子に相当する。ただし、Ｄフリップフロップ６−６
による動作は、ラッチ６−１による動作と異なり、テス
ト端子に加えられた信号は、信号線１５上に加わるクロ
ック信号の立ち下がり毎にＱ出力Ｃ出力される。その信
号が信号線６−１０を通してオアゲート６−９の出力端
子に伝わってからの動作はラッチ６−１を用いてのＣＰ
ＵがＰＷＭ装置を制御する場合と同様となる。（ｕｐｄ
　ｏｗｎカウンタ２がリセットされぬ事と、１７のＰＷ
Ｍ信号出力端子が６−５のゲートによりコントロールさ
れぬ事を除く。） このため、Ｄフリップフロップ６−６を使用する事によ
ってＰＷＭ装置の出力端子１７から出力されるＰＷＭ信
号の出力信号を一義的に決める事が可能である。同時に
Ｕ／Ｄカウンタ２のＵ／Ｄ操作も信号線１５上に加わる
クロックの立ち下がりエツジに同期して行う事ができ、
テストの評価を容易にする事ができるメリットがある。

又、テスト時には、Ｕ／Ｄカウンタ２をリセットせずテ
ストする事ができる。

（第３実施例〉 次に第３実施例について説明する。第４図は第３実施例
の“ＰＷＭ装置”のブロック図である。

基本的動作及びタイミングで、第２実施例と共通したも
のに関する説明は省略し、異っている部分について説明
する。第３実施例では、第２実施例に比べてＤラッチ６
−１．Ｄフリップフロップ６−６が６−１−２のＤフリ
ップフロップに変更され、又２１のテスト制御回路（テ
スト制御手段）及び２２のエクスクル−シブオア回路が
増設されており、それに伴ったテスト用信号線２１−１
．２１−２．２１−３．２１−４がそれぞれテスト制御
回路２１のテスト出力端子からエクスクル−シブオアゲ
ート回路２２の一方の入力端子。

Ｕ／Ｄカウンタ２のリセット端子、Ｄフリッププロップ
６−１−２のセット信号入力端子、Ｄフリップフロップ
６−１−２のリセット信号入力端子に接続されている。

又、回路２１には、テスト端子２３が２１−５の信号線
を通じて接続されている。テスト端子２３は、必要に応
じて１個から必要とする任意の個数まで増設可能とする
。第２実施例における信号線２０が２分されＵ／Ｄカウ
ンタ２のクロック入力端子側の２０−１の信号線がエク
スクル−シブオアゲート２２の出力端子に接続され、Ｕ
／Ｄ制御回路１よりの信号出力端子側の信号線２０−２
がエクスクル−シブオアゲート２２の１方の入力端子に
接続されている。又、６−６．６−８．６−９．６−１
０が除去され、第２図での６−３が６−７に直接接続さ
れ第４図では６−３１本となっている。

次に動作について説明する。

テスト制御回路２１は、テスト端子２３に加わる信号線
に応じて、２１−１．２１−２゜２１−３．２１−４の
各信号出力線に任意のタイミングに任意の信号を出力す
る事ができる回路である。

テ支ト以外の時のＰＷＭ装置の基本的動作に関しては、
第２実施例でラッチ６−１による動作時での説明で説明
している事にほぼ一致する。ただし、第４図においては
、６−１−２のフラグでＵ／Ｄカウンタ２がリセットが
できぬ事が第２実施例との唯一の動作の違いとなる様構
成されている。第３実施例におけるテスト時は、テスト
端子２３の入力信号を適宜切り換え、２１−１゜２１−
２．２１−３．２１−４の１３号線上のデータを以下の
手順で切り換えてゆく。

システム全体をイニシャライズするときには、信号線１
５にクロック信号を加えながら、信号線２１−２．２１
−３上に１の信号を出力し、又信号ｌＩ２１−１．２１
−４には０の信号を出力しておく。この結果Ｄフリップ
フロップ６−１−２がセット状態になり、信号線６−３
．１３上に１の信号が出力され、システムの動作が停止
し、又Ｕ／Ｄカウンタ２もリセットされる。

Ｕ／Ｄカウンタ２の動作テストを高速に実行する場合に
は、信号線２１−３を１．２１−４をＯに保持したまま
、信号線２１−２を０としＵ／Ｄカウンタ２のリセット
を解除した後、信号線２１−１にクロックパルスを加え
る事によってＵ／Ｄカウンタ２を任意のカウント値にセ
ットする事が可能となり、その後信号線２１−３を１か
らＯに２１−４を０から１に切り換える事によって、Ｐ
ＷＭ信号の出力端子１７でＰＷＭ信号波形をテストする
事が可能となる。又、テスト以外の実際の動作時には信
号線２１−１．２１−２゜２１−３．２１−４上の信号
は、常に０となり、回路の動作に全く影響を与えない状
態に固定される。そして、ＣＰＵ７がデータバス１８上
にシステム制御信号を出力している状態で、信号線６−
２を０から１に立ち上げる事によってＤフリップフロッ
プ６−１−２のＱ出力を１又はＯに自由に制御する事に
よってＣＰＵ７はＰＷＭ装置を自由に制御する事が可能
である。このように、Ｄフリップフロップ６−１−２は
、ＣＰＵ７の制御用フラグとテスト用フラグとに共用さ
れる。

また、第１実施例、第２実施例、第３実施例それぞれの
特長をお互いに組み合わせた実施例も当然の事ながら可
能とする。

（第４実施例） 第５図に第４実施例を示す。基本動作は第３実施例と同
じであるが、第４実施例では、テスト制御回路２１をＣ
ＰＵ７が制御可能な様に２４の制御用信号線がＣＰＵ７
の制御信号出力端子からテスト制御回路２１のｃｐｕ制
御信号入力端子に接続されている。又テスト信号をＣＰ
Ｕ７が読むため、２１−５のテスト信号人力線がＣＰＵ
７の信号人力線に接続されている。さらにテスト制御回
路２１の論理状態を知るため２５の信号線がテスト制御
回路２１の状態出力端子からＣＰＵ７の制御データ入力
端子に接続されている。

次に動作について説明する。

第５図において、テスト端子２３にテスト信号が入力さ
れると、ＣＰＵ７がその信号を検出し、データラッチ６
にテストのための情報をセットする。そして、ＣＰＵ７
は信号線２４にテスト制御回路２１の動作を許可する信
号を出力し、テスト端子２３に加わる信号で２１−１．
２１−２゜２１−３．２１−４の信号線上にテストに必
要な信号を作成し出力する。ＣＰＵ７は、信号線２５で
テスト制御回路２１の状態を検出し、信号線２４を用い
てテスト制御回路２１の論理状態を変更し２１−１〜２
１−４の信号線−Ｅの信号の状態を変更する機能も有す
る。

この様に構成されていると、ＣＰＵ７で、テスト時でも
データラッチ６の情報を自由に変更できるため、テスト
時間をより短縮する事ができる。

なお、ＰＷＭ装置は、オールクリア等の外部信号等によ
るイニシャライズのための回路が本来必要であるが、第
１．２．４図の回路では、説明を簡単にするために、こ
れらの回路や配線は省略して記述しである。

以上、ダウンカウンタを用いた実施例を説明したが、本
発明はこれに限定されるものではなく、アップカウンタ
を用いて実施することもできる。

〔発明の効果〕

以上説明したように、本発明によれば、ＰＷＭ装置をデ
ータセット、信号に同期して動作するようにしているの
で、高速のクロックで誤動作することがなく、又、テス
ト時には、テスト端子。

ＣＰＵにより別途データセット信号を生成してＰＷＭ装
置を制御できるので、出力の期待値を一義的に定めるこ
とができ、テストを短時間に容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図。 第２図は本発明の第２実施例のブロック図、第３図は同
実施例のカウント値判定回路４の回路図、第４図は本発
明の第３実施例のブロック図、第５図は本発明の第４実
施例のブロック図である。 １＝−−−ｕｐ　　ｄｏｗｎ　（Ｕ／Ｄ）制御回路（ア
ップダウンカウンタ制御手段〉 ２・−−−−−Ｕ　／　Ｄカウンタ ３−−−−−−ダウンカウンタ ４・・・・・・カウント値判定回路 （カウント値判定手段〉 ５−−−−一波形成形回路 ６−−−−−−データラッチ回路 ７…・◆−ｃｐｕ ２１・・・・・・テスト制御回路（テスト制御手段）ｔ
　ｅ　ｓ　ｔ−−−−−テスト端子

Claims (5)

【特許請求の範囲】
1. （１）つぎのａ〜ｇの構成要素を備えていることを特徴
   とするＰＷＭ装置。 ａ、ＰＷＭ出力信号の１周期の時間を決定するアップダ
   ウンカウンタ。 ｂ、前記アップダウンカウンタのカウント出力データが
   セットされ、ＰＷＭ出力信号のオン、オフのタイミング
   を決定するカウンタ。 ｃ、前記カウンタのカウント値を判定して、該カウンタ
   に前記アップダウンカウンタのカウント出力データをセ
   ットするタイミングを決定するデータセット信号を生成
   するカウント値判定手段。 ｄ、前記データセット信号に同期して、前記アップダウ
   ンカウンタのアップカウント又はダウンカウントを決定
   すると共に、該アップダウンカウンタのカウント用クロ
   ックを生成するアップダウンカウンタ制御手段。 ｅ、ＣＰＵの制御のもとに、ＰＷＭ出力信号にかかる制
   御データが書き込まれ、前記データセット信号に同期し
   て該制御データを前記アップダウンカウンタ制御手段へ
   供給するレジスタ。 ｆ、前記カウンタのカウント出力データを受けてＰＷＭ
   信号出力波形を成形すると共に、前記データセット信号
   を受けその受信中動作を停止する波形成形手段。 ｇ、テスト端子への入力信号に応じて前記ダウンカウン
   タのカウント値に関係なくデータセット信号を別途生成
   する手段。
2. （２）システム制御用フラグを介する信号に応じてカウ
   ンタのカウント値に関係なくデータセット信号を別途生
   成する手段を備え、テスト端子への入力信号に応じてデ
   ータセット信号を別途生成する手段は、テスト用フラグ
   を有することを特徴とする請求項１記載のＰＷＭ装置。
3. （３）システム制御用フラグをテスト用フラグとして共
   用することを特徴とする請求項２記載のＰＷＭ装置。
4. （４）アップダウンカウンタのリセット、該アップダウ
   ンカウンタのアップカウント・ダウンカウントのための
   クロックの制御、データセット信号の別途生成を夫々独
   立に行うテスト制御手段を備え、該手段にテスト端子の
   信号が供給されることを特徴とする請求項１又は請求項
   ２又は請求項３記載のＰＷＭ装置。
5. （５）テスト端子への入力信号及びテスト制御手段の論
   理状態に応じて、テスト制御手段の論理状態を変更する
   手段を備えていることを特徴とする請求項４記載のＰＷ
   Ｍ装置。