JP2684644B2 - 周波数テスト回路及びテスト方法 - Google Patents
周波数テスト回路及びテスト方法Info
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Description
定の周波数範囲において発生されているか否かを判定す
る技術に関し、特に簡単な試験回路を用いて高周波数を
測定する周波数テスト回路及びテスト方法に関する。
ク図である。
(1)システム各部の駆動の全般を制御し、論理比較パ
ターンを出力し、該論理比較パターンに基づいて被測定
回路3の周波数を明らかにするテスト制御部1と、
(2)テスト制御部1の論理比較パターンに従い、基準
クロック信号REF.CLKと被測定回路3に入力する
駆動クロック信号MCLKとを発生するクロックジェネ
レータ2と、(3)基準クロック信号REF.CLKを
計数するカウンタ4と、(4)カウンタ4の出力をホー
ルドするラッチ5と、を含んで構成されている。
動作を図5を参照して説明する。
比(duty ratio)が50%、周波数が1MHz(周期1
000ns)であって、被測定回路3から出力される信
号の周波数をテストする場合について説明する。
波数10MHzのクロック信号、すなわち周期100n
sのタイミング信号を発生して周波数を測定する場合に
は、誤差は10%以上になる。誤差を1%程度に維持す
るためには、クロックジェネレータ2には、周期10n
s以下のタイミング信号、すなわち周波数100MHz
以上の基準クロック信号REF.CLKを発生する性能
が要求される。
周波数100MHzの基準クロック信号REF.CLK
を用いる場合には、テスト制御部1は、制御ロジックか
ら制御信号を発生してクロックジェネレータ2に送り、
これによって、クロックジェネレータ2は、周期10n
sの基準クロック信号REF.CLKを発生するように
セットされる。つまり、クロックジェネレータ2に制御
信号が送られて、図5のA点からB点までの低電圧の時
間を測定するためと、B点からC点までの高電圧の時間
を測定するためとに、周期10nsのクロック信号が発
生されるようになる。
ータ2は駆動クロック信号MCLKと基準クロック信号
REF.CLKとを発生する。駆動クロック信号MCL
Kは被測定回路3に、基準クロック信号REF.CLK
はカウンタ4にそれぞれ送られる。
チ5にホールドされ、テスト制御部1はラッチ5のデー
タを読みとる。このようにして、被測定回路3から発生
されるクロック信号CKTの周波数が計算され、合格/
不合格が判定される。
ロック信号CKTがA点からB点まで移動する間、クロ
ックジェネレータ2は周期10nsの基準クロック信号
を連続して出力する。次に、51番目のクロック信号が
出力される瞬間には、カウンタ4の出力が変更され、ラ
ッチ5にホールドされる。これに基づいて、B点までの
基準クロック数がわかる。
CKTがB点からC点まで移動する間も、同様の方法で
基準クロック数がカウントされる。
うな計算を実行して、被測定回路3から発生されるクロ
ック信号CKTの周波数を認知する。
れた基準クロック数×10ns =50×10ns=500ns
れた基準クロック数×10ns =50×10ns=500ns
00)ns=1MHz このように測定された1MHzが、特定の周波数の範囲
に属しているかについての判定に供されて、被測定回路
から発生されるクロック信号の周波数がテストされる。
うな一般の周波数テスト回路及びテスト方法において
は、被測定回路から発生されるクロック信号の周波数が
高くなると、クロックジェネレータはより高周波の基準
クロック信号を発生する必要があり、このための費用も
増加する。更に、測定しようとするクロック信号の周波
数が特定の周波数の範囲に属するか否かを判定する手順
が必要となり、周波数測定時間が長くなるという問題が
あった。
分解能のタイミング発生器やパターン発生器を用いるこ
となく、特定の周波数の範囲内において矩形波クロック
信号が発生しているか否かを正確に判定することが可能
な簡単な周波数テスト回路及びテスト方法を提供するこ
とにある。
に、本発明の周波数テスト回路は、被測定回路が発生す
るクロック信号の周波数が規定の周波数範囲内にあるか
否かを判定するための周波数テスト回路であって、
(1)上記被測定回路に設計クロック信号を発生させる
駆動クロック信号を供給し、上記被測定回路の規格上限
周波数のクロック信号と上記被測定回路の規格下限周波
数のクロック信号とを発生するクロックジェネレータ
と、(2)上記クロックジェネレータの上記規格上限周
波数のクロック信号を伝送または遮断する第1伝達手段
と、(3)上記被測定回路が発生するクロック信号を伝
送または遮断する第2伝達手段と、(4)上記クロック
ジェネレータの上記規格下限周波数のクロック信号を伝
送または遮断する第3伝達手段と、(5)上記第1伝達
手段に接続され、入力されるクロック数をリセット信号
がイネーブル状態になった瞬間から計数し、該クロック
数が所定のクロック数に到達すると出力電圧を変更する
第1レース手段と、(6)上記第2伝達手段に接続さ
れ、入力されるクロック数をリセット信号がイネーブル
状態になった瞬間から計数し、該クロック数が所定のク
ロック数に到達すると出力電圧を変更し、該出力は、上
記第1伝達手段と上記第2伝達手段と上記第3伝達手段
とに制御信号として供給される第2レース手段と、
(7)上記第3伝達手段に接続され、入力されるクロッ
ク数をリセット信号がイネーブル状態になった瞬間から
計数し、該クロック数が所定のクロック数に到達すると
出力電圧を変更する第3レース手段と、(8)上記第1
レース手段の出力と上記第2レース手段の出力と上記第
3レース手段の出力とをそれぞれ入力として受け、上記
第1レース手段の出力が最初に変化し、次に上記第2レ
ース手段の出力が変化した場合にのみ合格信号を出力す
る判定回路と、を含んでなることを特徴とする。
達手段と上記第3伝達手段とは、それぞれ3状態バッフ
ァからなることを特徴とする。
第2レース手段と上記第3レース手段とは、それぞれ第
1分周器と第1フリップフロップ、第2分周器と第2フ
リップフロップ、第3分周器と第3フリップフロップと
で構成することを特徴とする。
第2レース手段と上記第3レース手段とは、それぞれ第
1カウンタと第1フリップフロップ、第2カウンタと第
2フリップフロップ、第3カウンタと第3フリップフロ
ップとで構成することを特徴とする。
記第1レース手段の出力をクリア端子から入力され、上
記第2レース手段の出力をクロック信号入力端子から入
力される第4フリップフロップと、(2)上記第3レー
ス手段の出力をクリア端子から入力され、上記第2レー
ス手段の出力をクロック信号入力端子から入力される第
5フリップフロップと、(3)上記第4フリップフロッ
プの出力信号と上記第5フリップフロップの出力信号と
を入力として受ける排他的OR回路と、から構成される
ことを特徴とする。
回路が発生するクロック信号の周波数が規定の周波数範
囲内にあるか否かを判定するための周波数テスト方法で
あって、上記被測定回路に設計クロック信号を発生させ
る駆動クロック信号を供給し、クロックジェネレータか
ら上記被測定回路の規格上限周波数のクロック信号と上
記被測定回路の規格下限周波数のクロック信号とを発生
させる段階と、上記被測定回路が発生するクロック信号
と上記クロックジェネレータが発生する上記被測定回路
の上記規格上限周波数のクロック信号と上記クロックジ
ェネレータが発生する上記被測定回路の上記規格下限周
波数のクロック信号との計数を同時に開始し、それらの
クロック数が所定のクロック数に到達するとそれぞれ信
号を発生する段階と、上記規格上限周波数のクロック信
号の計数結果が最初に所定のクロック数に到達し、次に
上記被測定回路が発生するクロック信号の計数結果が所
定のクロック数に到達した場合にのみ合格信号を出し、
それ以外の場合には不合格信号を出す段階と、からなる
ことを特徴とする。
数のクロック信号は第1伝達手段を経由して第1レース
手段に、クロックジェネレータが発生する駆動クロック
信号によって発生した被測定回路のクロック信号は第2
伝達手段を経由して第2レース手段に、クロックジェネ
レータが発生する規格下限周波数のクロック信号は第3
伝達手段を経由して第3レース手段にそれぞれ入力さ
れ、第1〜第3伝達手段は、それぞれ規格上限周波数の
クロック信号と被測定回路のクロック信号と規格下限周
波数のクロック信号とのクロック数を計数し、最初に規
格上限周波数のクロック信号のクロック数が所定のカウ
ント数に達し、次いで被測定回路のクロック信号のクロ
ック数が所定のカウント数に達した場合にのみ判定回路
から合格信号が発生され、その他の場合には不合格信号
が発生されるので、被測定回路のクロック信号の周波数
が規格上限周波数と規格下限周波数との間にあるか否か
を判定することができる。
成し、第2レース手段が所定のカウント数に達した場合
の第2レース手段の出力信号を第1〜第3伝達手段の3
状態バッファの制御信号として供給することにより、第
2レース手段が所定のカウント数に達した瞬間以後は、
第1〜第3伝達手段を遮断状態にすることができる。
フリップフロップとで構成することにより、それぞれに
入力されるクロック信号のクロック数を計数することが
できる。
れカウンタとフリップフロップとで構成することによ
り、それぞれに入力されるクロック信号のクロック数を
計数することができる。
ア端子から入力され第2レース手段の出力をクロック信
号入力端子から入力される第4フリップフロップと、第
3レース手段の出力をクリア端子から入力され第2レー
ス手段の出力をクロック信号入力端子から入力される第
5フリップフロップと、上記第4フリップフロップの出
力信号と上記第5フリップフロップの出力信号とを入力
に受ける排他的OR回路とから構成することにより、最
初に規格上限周波数のクロック信号のクロック数が所定
のカウント数に達し、次いで被測定回路からのクロック
信号のクロック数が所定のカウント数に達した場合にの
み判定回路から合格信号が発生され、その他の場合には
不合格信号が発生されるようにすることができる。
詳細に説明する。
を示すブロック図である。
周波数が規定の周波数範囲内にあるか否かを判定するた
めの本発明の周波数テスト回路は、以下の回路を含んで
構成されている。
周波数に基づいて規格上限周波数のクロック信号CKu
と規格下限周波数のクロック信号CKL、並に、被測定
回路31に設計クロック信号CKTを発生させるために
供給する駆動クロック信号MCLKを発生するクロック
ジェネレータ32。
格上限周波数のクロック信号CKuを伝送または遮断す
る第1伝達手段33。
CKTを伝送または遮断する第2伝達手段34。
格下限周波数のクロック信号CKLを伝送または遮断す
る第3伝達手段35。
クロック数をリセット信号がイネーブル状態になった瞬
間から計数し、所定のクロック数に到達すると出力電圧
を変更する第1レース手段36。
クロック数をリセット信号がイネーブル状態になった瞬
間から計数し、所定のクロック数に到達すると出力電圧
を変更する第2レース手段37。第2レース手段37の
出力は、第1伝達手段33と第2伝達手段34と第3伝
達手段35とに制御信号として供給される。
クロック数をリセット信号がイネーブル状態になった瞬
間から計数し、所定のクロック数に到達すると出力電圧
を変更する第3レース手段38。
ース手段37の出力と第3レース手段38の出力とをそ
れぞれ入力として受け、第1レース手段36の出力が最
初に変化し、次に第2レース手段37の出力が変化した
場合にのみ合格信号を出力する判定回路39。
と被測定回路31とから発生されるクロック信号の波形
図である。
スト回路を、被測定回路31が適正な周波数のクロック
信号を発生している場合の例に基づいて説明する。本例
においては、被測定回路31が発生するべきクロック信
号の周波数が1000KHzの場合について説明する。
生するように駆動クロック信号MCLKを供給すると、
被測定回路31は、図2のBに示すような1000KH
zのクロック信号CKTを発生する。更にこの場合に
は、クロックジェネレータ32は、1001KHzの規
格上限周波数のクロック信号CKu(図2のA)及び9
99KHzの規格下限周波数のクロック信号CKL(図
2のC)とを、被測定回路31の設計クロック信号の値
に基づいて発生する。
と第3レース手段38とにリセット信号が供給される
と、レースが開始される。すなわち、第1レース手段3
6と第2レース手段37と第3レース手段38とは、所
定のパルス数、1000パルスを計数し、最初に計数を
終わったレース手段が出力を変更する。
と第3レース手段38とは、同数のパルス数(この場合
は1000パルス)の計数を終わった時に出力を発生す
るので、実際には、第1レース手段36が最初に出力を
発生する。次に第2レース手段37が計数を終わって出
力を発生する。第2レース手段37の出力は、第1伝達
手段33と第2伝達手段34と第3伝達手段35とに制
御信号として接続されているので、第2レース手段37
が出力を発生した瞬間に、全ての伝達手段33〜35は
信号の伝達を遮断する。この場合には、レース結果の解
析に基づいて合格/不合格を判定する判定回路39は、
合格信号を発生する。
も高い場合には、第2レース手段37の出力は、第1レ
ース手段36の出力よりも早く出力されて、全ての伝達
手段(33〜35)の信号の伝達が遮断されるので、こ
の場合には、判定回路39は不合格信号を発生する。
も低い場合には、第1レース手段36と第3レース手段
38の出力が先に出力を発生するので、この場合には、
判定回路39は不合格信号を発生する。
を用いて更に説明する。
回路は、(1)第2フリップフロップFF2の出力信号
によってイネーブル状態にされると、規格上限周波数ク
ロック信号CKuと、被測定回路からのクロック信号C
KTと、規格下限周波数クロック信号CKLとをそれぞれ
通過させる3つの3状態バッファ10〜12と、(2)
外部からのリセット信号REによってクリアされ、上記
3状態バッファ10〜12を通じてそれぞれ入力される
規格上限周波数クロック信号CKuと、被測定回路から
のクロック信号CKTと、規格下限周波数クロック信号
CKLとを、所定比率で分周する3つの分周器13〜1
5と、(3)外部からのリセット信号REによってクリ
アされ、上記3つの分周器13〜15の出力信号をそれ
ぞれクロック信号として受け、それらに相当する出力信
号を発生する第1フリップフロップFF1と第2フリッ
プフロップFF2と第3フリップフロップFF3と、
(4)第1フリップフロップFF1の出力信号によって
クリアされ、第2フリップフロップFF2の出力信号を
クロック信号として受け、それに相当する出力を発生す
る第4フリップフロップFF4と、第3フリップフロッ
プFF3の出力信号によってクリアされ、第2フリップ
フロップFF2の出力信号をクロック信号として受け、
それに相当する出力を発生する第5フリップフロップF
F5と、(5)第4フリップフロップFF4の出力信号
と第5フリップフロップFF5の出力信号とを排他的論
理和して、テスト結果信号TESTを出力する排他的O
RゲートXORと、から構成されている。
例である回路の作用および効果を説明する。
Tの周波数が、規格上限周波数5.01MHzと規格下
限周波数4.99MHzの範囲内にあるか否かをテスト
する場合の手順について説明する。ここで用いる分周器
は、周波数を1/1000に分割することができるもの
である。
1MHz(周期:199.6ns)の規格上限周波数ク
ロック信号CKuを供給し、規格下限周波数クロック信
号端子に4.99MHz(周期:200.4ns)の規
格下限周波数クロック信号CKLを供給する。同時に、
被測定回路のクロック信号CKTを3状態バッファ11
のクロック信号入力端子に供給する。
の周波数が規格上限周波数クロック信号CKuの周波数
より高い場合の例として、5.01MHzを超える5.
5MHz(181.8ns周期)の信号が被測定回路か
ら3状態バッファ11のクロック信号端子に入力された
場合について述べる。
は、181.8ns×1000=181.8μs後に、
上昇エッジ信号を出力する。これによって、第2フリッ
プフロップFF2の出力端子Q2から上昇エッジ信号が
出力され、この信号は、第4フリップフロップFF4の
クロック信号端子CLK4と第5フリップフロップFF
5のクロック信号端子CLK5とにそれぞれ供給され
る。
と分周器15の出力端子Q15とは、依然として低電位信
号を出力しているので、第1フリップフロップFF1の
クロック信号端子CLK1と第3フリップフロップFF
3のクロック信号端子CLK3とにはクロック信号は供
給されない。このため、第4フリップフロップFF4の
クリア端子CLR4と第5フリップフロップFF5のク
リア端子CLR5とには引き続き低電位信号が供給さ
れ、その結果、第4フリップフロップFF4の出力端子
Q4と第5フリップフロップFF5の出力端子Q5とから
は引き続き低電位信号が出力される。
れる高電位信号によって3状態バッファ10〜12は割
込み禁止(disable)されており、その結果、如何なる
クロック信号も入力されない。従って、分周器13〜1
5は、以前の状態のままに維持される。
子Q4とフリップフロップFF5の出力端子Q5とからは
低電位信号が出力され、排他的ORゲートXORから低
電位信号が出力される。これは、被測定回路からのクロ
ック信号CKTの周波数が規格上限周波数と規格下限周
波数との範囲内にないことを意味する。
周波数が、規格下限周波数のクロック信号CKLの周波
数よりも高く、規格上限周波数クロック信号CKuの周
波数より低い場合(すなわち周波数5.00MHz、周
期200ns)について述べる。 この場合には、分周
器13の出力端子Q13は199.6μs後に、上昇エッ
ジ信号を出力する。この信号は、第1フリップフロップ
FF1のクロック信号端子CLK1に供給されて、フリ
ップフロップFF1の出力端子Q1は高電位信号を出力
する。次いで、この信号は第4フリップフロップFF4
のクリア信号端子CLR4に供給され、第4フリップフ
ロップFF4は動作状態になる。
14から上昇エッジ信号が出力され、この信号は第2フリ
ップフロップFF2のクロック信号端子CLK2に供給
される。そこで、第2フリップフロップFF2の出力信
号が第4フリップフロップFF4のクロック信号端子C
LK4に入力され、その結果、フリップフロップFF4
の出力端子Q4から高電位信号が出力される。
2から出力される高電位信号によって、3状態バッファ
10〜12は割込み禁止(disable)にされており、分
周器13〜15はそれ以上動作せず、以前の状態に維持
される。
出力される高電位信号と、第5フリップフロップFF5
から出力される低電位信号とによって、排他的ORゲー
トXORから高電位信号が出力される。これは、被測定
回路からのクロック信号CKTの周波数が規格上限周波
数と規格下限周波数との間に存在することを意味する。
号CKTの周波数が、規格下限周波数クロック信号CKL
の周波数より低い場合、すなわち周波数が4.5MHz
(周期:222.2ns)の場合について説明する。
は、199.6μs後に最初の上昇エッジ信号を出力す
る。この信号は、第1フリップフロップFF1のクロッ
ク信号端子CLK1に供給され、その結果、第1フリッ
プフロップFF1の出力端子Q1から高電位信号が出力
される。この高電位信号は、フリップフロップFF4の
クリア信号端子CLR4に供給され、第4フリップフロ
ップFF4は動作状態になる。
端子Q15から上昇エッジ信号が出力され、この信号は、
第3フリップフロップFF3のクロック信号端子CLK
3に供給され、その結果、フリップフロップFF3の出
力端子Q3から高電位信号が出力される。この高電位信
号は、第5フリップフロップFF5のクリア信号端子C
LR5に供給され、第5フリップフロップFF5は動作
状態になる。
出力端子Q14から上昇エッジ信号が出力され、この信号
は、第2フリップフロップFF2のクロック信号端子C
LK2に供給されて、その結果、第2フリップフロップ
FF2の出力端子Q2は高電位信号を出力する。この高
電位信号は、第4フリップフロップFF4のクロック信
号端子CLK4と、第5フリップフロップFF5のクロ
ック信号端子CLK5とに供給され、その結果、第4フ
リップフロップFF4の出力端子Q4と第5フリップフ
ロップFF5の出力端子Q5とから共に高電位信号が出
力される。
力される高電位信号によって、3状態バッファ10〜1
2はすべて割込み禁止(disable)にされ、分周器13
〜15はそれ以上動作せず、以前の状態に維持される。
第5フリップフロップFF5とから出力される高電位信
号によって、排他的ORゲートXORから低電位信号が
出力される。これは、被測定回路からのクロック信号C
KTの周波数が規格上限周波数と規格下限周波数との範
囲内にないことを意味する。
いてもよい。
高分解能のタイミング発生器やパターン発生器またはク
ロックジェネレータ等を使用することなく、分周器また
はカウンタとフリップフロップ等とからなる簡単な回路
を用いて、矩形波クロック信号の周波数が特定の周波数
範囲内において発生しているか否かを判定することがで
き、従って、高周波数の矩形波クロック信号を低廉な費
用で正確にテストすることが可能となるという効果があ
る。
ク図である。
ら発生されるクロック信号の波形図である。
である。
図である。
と基準クロック信号との波形図である。
〜35…第1〜第3伝達手段、36〜38…第1〜第3
レース手段、39…判定回路、10〜12…3状態バッ
ファ、13〜15…分周器、FF1〜FF5…第1〜第
5フリップフロップ、XOR…排他的ORゲート
Claims (6)
- 【請求項1】被測定回路が発生するクロック信号の周波
数が規定の周波数範囲内にあるか否かを判定するための
周波数テスト回路であって、(1)上記被測定回路に設
計クロック信号を発生させる駆動クロック信号を供給
し、上記被測定回路の規格上限周波数のクロック信号と
上記被測定回路の規格下限周波数のクロック信号とを発
生するクロックジェネレータと、(2)上記クロックジ
ェネレータの上記規格上限周波数のクロック信号を伝送
または遮断する第1伝達手段と、(3)上記被測定回路
が発生するクロック信号を伝送または遮断する第2伝達
手段と、(4)上記クロックジェネレータの上記規格下
限周波数のクロック信号を伝送または遮断する第3伝達
手段と、(5)上記第1伝達手段に接続され、入力され
るクロック数をリセット信号がイネーブル状態になった
瞬間から計数し、該クロック数が所定のクロック数に到
達すると出力電圧を変更する第1レース手段と、(6)
上記第2伝達手段に接続され、入力されるクロック数を
リセット信号がイネーブル状態になった瞬間から計数
し、該クロック数が所定のクロック数に到達すると出力
電圧を変更し、該出力は、上記第1伝達手段と上記第2
伝達手段と上記第3伝達手段とに制御信号として供給さ
れる第2レース手段と、(7)上記第3伝達手段に接続
され、入力されるクロック数をリセット信号がイネーブ
ル状態になった瞬間から計数し、該クロック数が所定の
クロック数に到達すると出力電圧を変更する第3レース
手段と、(8)上記第1レース手段の出力と上記第2レ
ース手段の出力と上記第3レース手段の出力とをそれぞ
れ入力として受け、上記第1レース手段の出力が最初に
変化し、次に上記第2レース手段の出力が変化した場合
にのみ合格信号を出力する判定回路と、 を含んでなることを特徴とする周波数テスト回路。 - 【請求項2】請求項1に記載の周波数テスト回路におい
て、上記第1伝達手段と上記第2伝達手段と上記第3伝
達手段とは、それぞれ3状態バッファからなることを特
徴とする、請求項1に記載の周波数テスト回路。 - 【請求項3】請求項1に記載の周波数テスト回路におい
て、上記第1レース手段と上記第2レース手段と上記第
3レース手段とは、それぞれ第1分周器と第1フリップ
フロップ、第2分周器と第2フリップフロップ、第3分
周器と第3フリップフロップとで構成することを特徴と
する請求項1に記載の周波数テスト回路。 - 【請求項4】請求項1に記載の周波数テスト回路におい
て、上記第1レース手段と上記第2レース手段と上記第
3レース手段とは、それぞれ第1カウンタと第1フリッ
プフロップ、第2カウンタと第2フリップフロップ、第
3カウンタと第3フリップフロップとで構成することを
特徴とする請求項1に記載の周波数テスト回路。 - 【請求項5】請求項1に記載の周波数テスト回路におい
て、上記判定回路は、(1)上記第1レース手段の出力
をクリア端子から入力され、上記第2レース手段の出力
をクロック信号入力端子から入力される第4フリップフ
ロップと、(2)上記第3レース手段の出力をクリア端
子から入力され、上記第2レース手段の出力をクロック
信号入力端子から入力される第5フリップフロップと、
(3)上記第4フリップフロップの出力信号と上記第5
フリップフロップの出力信号とを入力として受ける排他
的OR回路と、 から構成されることを特徴とする請求項1に記載の周波
数テスト回路。 - 【請求項6】被測定回路が発生するクロック信号の周波
数が規定の周波数範囲内にあるか否かを判定するための
周波数テスト方法であって、 上記被測定回路に設計クロック信号を発生させる駆動ク
ロック信号を供給し、 クロックジェネレータから上記被測定回路の規格上限周
波数のクロック信号と上記被測定回路の規格下限周波数
のクロック信号とを発生させる段階と、 上記被測定回路が発生するクロック信号と上記クロック
ジェネレータが発生する上記被測定回路の上記規格上限
周波数のクロック信号と上記クロックジェネレータが発
生する上記被測定回路の上記規格下限周波数のクロック
信号との計数を同時に開始し、それらのクロック数が所
定のクロック数に到達するとそれぞれ信号を発生する段
階と、 上記規格上限周波数のクロック信号の計数結果が最初に
所定のクロック数に到達し、次に上記被測定回路が発生
するクロック信号の計数結果が所定のクロック数に到達
した場合にのみ合格信号を出し、それ以外の場合には不
合格信号を出す段階と、 からなることを特徴とする周波数テスト方法。
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