JPH02228254A - Ｐｗｍ制御装置 - Google Patents
Ｐｗｍ制御装置Info
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- JPH02228254A JPH02228254A JP4658289A JP4658289A JPH02228254A JP H02228254 A JPH02228254 A JP H02228254A JP 4658289 A JP4658289 A JP 4658289A JP 4658289 A JP4658289 A JP 4658289A JP H02228254 A JPH02228254 A JP H02228254A
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- 230000007257 malfunction Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は、複写機のスイッチング電源の制御等に用いら
れるＰ Ｗ Ｍ （Ｐｕ１ｓｅ Ｗｉｄｔｈ Ｍｏｄｕ
ｌａｔｉｏｎ）制御装置に関するものである。
れるＰ Ｗ Ｍ （Ｐｕ１ｓｅ Ｗｉｄｔｈ Ｍｏｄｕ
ｌａｔｉｏｎ）制御装置に関するものである。
従来、この種のＰＷＭ制御装置は、ＮａｔｉｏｎａｌＴ
ｅｃｈｎｉｃａｌ ＲｅｐｏｒＬ ＶｏＬ ２４．Ｎｏ
、１．Ｆｅｂ、１９７１１第１５４百〜第１６５頁に示
されている八Ｎ ６５１０の如くアナログ方式のもので
あった。
ｅｃｈｎｉｃａｌ ＲｅｐｏｒＬ ＶｏＬ ２４．Ｎｏ
、１．Ｆｅｂ、１９７１１第１５４百〜第１６５頁に示
されている八Ｎ ６５１０の如くアナログ方式のもので
あった。
（発明が解決しようとする［！り
従来例においては、制御方式がアナログ方式のため、デ
ジタル方式であるＣＰＬＩによる制御が困難であった。
ジタル方式であるＣＰＬＩによる制御が困難であった。
特に、そのデータのやりとりをするインターフェース部
のデータ変換や同期をとる事がむずかしく、又回路規模
が大きくなる欠点があった。
のデータ変換や同期をとる事がむずかしく、又回路規模
が大きくなる欠点があった。
しかし、アナログ方式のＰＷＭ回路における制御精度そ
のものは良好であり、デジタル回路で同等の制御精度を
得るためにはクロック周波数を１６ＭＨｚ等の高周波と
する必要があり、デジタル方式のＰＷＭ回路の設計はそ
のような高速クロックで誤動作が生じずしかも制御容易
なシステムとする必要があった。
のものは良好であり、デジタル回路で同等の制御精度を
得るためにはクロック周波数を１６ＭＨｚ等の高周波と
する必要があり、デジタル方式のＰＷＭ回路の設計はそ
のような高速クロックで誤動作が生じずしかも制御容易
なシステムとする必要があった。
本発明は、このような事情のもとでなされたもので、高
速クロックで誤動作することのないデジタル方式のＰＷ
Ｍ制御装置を提供することを目的とするものである。
速クロックで誤動作することのないデジタル方式のＰＷ
Ｍ制御装置を提供することを目的とするものである。
（課題を解決するための手段）
本発明は、上記目的を達成するため、ＰＷＭ制御装置を
つぎの（１）、（２）のとおりに構成する。
つぎの（１）、（２）のとおりに構成する。
（りつぎのａ、ｂ、ｃ、ｄ、ｅの構成要素を備えるよう
にする。
にする。
ａ、ＣＰＵの制御のもとに、ＰＷＭ出力信号にかかる制
御データをラッチするラッチ手段。
御データをラッチするラッチ手段。
ｂ、ＰＷＭ出力信号の周期を決めるアップダウンカウン
タ。
タ。
ｃ、所定のタイミングで発せられるデータセット信号に
応じて、上記アップダウンカウンタのカウント出力デー
タがセットされるダウンカウンタ。
応じて、上記アップダウンカウンタのカウント出力デー
タがセットされるダウンカウンタ。
ｄ、上記データセット信号に応じて上記ラッチ手段より
取り出された第１の一制御データにより、上記アップダ
ウンカウンタを制御するアップダウン制御手段。
取り出された第１の一制御データにより、上記アップダ
ウンカウンタを制御するアップダウン制御手段。
ｅ、上記データセット信号に応じて上記ラッチ手段より
取り出された第２のル１０４データと、上記ダウンカウ
ンタのカウント出力データと、上記データセット信号に
よりＰＷＭ出力信号を成形する波形成形手段。
取り出された第２のル１０４データと、上記ダウンカウ
ンタのカウント出力データと、上記データセット信号に
よりＰＷＭ出力信号を成形する波形成形手段。
（２）上記（１）において、更にＣＰＵの制御のもとに
、データセット信号を別途発生させると共にＰＷＭ出力
信号の出力を停止させる手段を備えるようにする。
、データセット信号を別途発生させると共にＰＷＭ出力
信号の出力を停止させる手段を備えるようにする。
上記（１）、（２）の構成により、ＰＷＭ制御装置はデ
ータセット信号に同期して動作し、（２）の構成では更
に、ＣＰＵにより別のデータセット信号を発生し、同信
号によりＰＷＭ出力信号の発生を停止させる。
ータセット信号に同期して動作し、（２）の構成では更
に、ＣＰＵにより別のデータセット信号を発生し、同信
号によりＰＷＭ出力信号の発生を停止させる。
以下本発明を実施例により説明する。
第１図は本発明の第１実施例であるＰＷＭ制御装置のブ
ロック図である。
ロック図である。
図において、１はアップダウン制御回路であり、２のア
ップダウンカウンタ（以下Ｕ／Ｄカウンタという）のカ
ウントアツプ、カウントダウンを制御する回路であり、
そのクロック出力端子が２０を通じてＵ／Ｄカウンタ２
のクロック入力端子に接続され、又Ｕ／Ｄ制御端子が１
０の信号線を通じて、Ｕ／Ｄカウンタ２のＵ／Ｄ制御信
号入力端子に接続されている。
ップダウンカウンタ（以下Ｕ／Ｄカウンタという）のカ
ウントアツプ、カウントダウンを制御する回路であり、
そのクロック出力端子が２０を通じてＵ／Ｄカウンタ２
のクロック入力端子に接続され、又Ｕ／Ｄ制御端子が１
０の信号線を通じて、Ｕ／Ｄカウンタ２のＵ／Ｄ制御信
号入力端子に接続されている。
又、ＰＷＭによる制御のためのフィードバック信号端子
８が９の信号ラインを通じてアップダウン制御回路１の
フィードバック信号入力端子に接続されている。Ｕ／Ｄ
カウンタ２のカウント値はＩ！のパスラインを通して３
のダウンカウンタのデータ入力端子と５の波形成形回路
のＵ／Ｄカウントデータ入力端子に接続されている。ダ
ウンカウンタ３のカウント値データ出力端子は、バス１
２を通じて４ａのカウント値判定回路のデータ入力端子
と、波形成形回路５のダウンカウンタデータ入力端子に
接続されている。カウント値判定回路４ａは、ダウンカ
ウンタ３のカウント値に応じて１３の信号ライン上にＰ
ＷＭ信号の１周期のパルス出力が終了し、次のパルス信
号形成スタートのタイミングを示すデータセット信号を
出力する機能を有する回路である。データセット信号ラ
イン１３は、波形成形回路５の制御信号入力端子に接続
されている。波形成形回路５には、さらに６のデータラ
ッチの一部の信号が信号ライン！４を通じて人力されて
いる。そのため、信号線１１，１２，１３，１４．１５
上の信号に応じ、波形成形回路５はＰＷＭ出力を生成し
、１６の信号線を通して１７のＰＷＭ信号出力端子にＰ
ＷＭ信号を出力する。信号ライン１３は、ダウンカウン
タ３及びアップダウン制御回路１及びデータラッチ６の
データセット信号入力端子に接続されている。データラ
ッチ回路６は７のＣＰＵのＩＩＪ御データを１８の信号
バスを通じて受取り、１４゜１９のデータバスを通じて
波形成形回路５及びアップダウン制御回路１に伝達する
。７−１は、ＣＰＵ７がデータラッチ６に情報を書き込
むための書込み信号を伝送するラインである。
８が９の信号ラインを通じてアップダウン制御回路１の
フィードバック信号入力端子に接続されている。Ｕ／Ｄ
カウンタ２のカウント値はＩ！のパスラインを通して３
のダウンカウンタのデータ入力端子と５の波形成形回路
のＵ／Ｄカウントデータ入力端子に接続されている。ダ
ウンカウンタ３のカウント値データ出力端子は、バス１
２を通じて４ａのカウント値判定回路のデータ入力端子
と、波形成形回路５のダウンカウンタデータ入力端子に
接続されている。カウント値判定回路４ａは、ダウンカ
ウンタ３のカウント値に応じて１３の信号ライン上にＰ
ＷＭ信号の１周期のパルス出力が終了し、次のパルス信
号形成スタートのタイミングを示すデータセット信号を
出力する機能を有する回路である。データセット信号ラ
イン１３は、波形成形回路５の制御信号入力端子に接続
されている。波形成形回路５には、さらに６のデータラ
ッチの一部の信号が信号ライン！４を通じて人力されて
いる。そのため、信号線１１，１２，１３，１４．１５
上の信号に応じ、波形成形回路５はＰＷＭ出力を生成し
、１６の信号線を通して１７のＰＷＭ信号出力端子にＰ
ＷＭ信号を出力する。信号ライン１３は、ダウンカウン
タ３及びアップダウン制御回路１及びデータラッチ６の
データセット信号入力端子に接続されている。データラ
ッチ回路６は７のＣＰＵのＩＩＪ御データを１８の信号
バスを通じて受取り、１４゜１９のデータバスを通じて
波形成形回路５及びアップダウン制御回路１に伝達する
。７−１は、ＣＰＵ７がデータラッチ６に情報を書き込
むための書込み信号を伝送するラインである。
又１回路全体のタイミングの基準を与えるクロック信号
は、１５の信号線を通じてダウンカウンタ３．カウント
値判定回路４ａ、波形成形回路５のクロック信号入力端
子に接続されている。
は、１５の信号線を通じてダウンカウンタ３．カウント
値判定回路４ａ、波形成形回路５のクロック信号入力端
子に接続されている。
次に本実施例の動作について説明する。
ＣＰＵ７は、Ｐ Ｗ Ｍ ＩＩ御装置を制御する制御デ
ータを信号ライン１８上に出力し、同時に信号ライン７
−１に書き込み信号を出力し、データラッチ６上にＰＷ
Ｍ制御装置を制御するためのデータをセットする。ただ
し、信号ライン１４゜１９上にそのデータが出力される
のは、データセット信号ライン１３上におけるデータセ
ット信号の立ち上がりのタイミングとする。ここで信号
ライン１３上の１の値をデータセット信号とする。全信
号ライン１３上に１が立つと、波形成形回路５はセット
され、信号ライン１６を通じてＰＷＭ信号出力端子１７
には１が出力される様に動作する。又、ダウンカウンタ
３の回路に、Ｕ／Ｄカウンタ２の出力値がセットされる
。アップダウン制御回路１は、データセット信号１３（
ロード信号）の立ち上がり及び立ち下がりのエツジに同
期して動作する。即ち、回路１はライン１３上のデータ
セット信号の立ち上がりのタイミングに同期してフィー
ドバック信号入力端子８及びデータバス１９上の信号（
第１の制御データ）状態を判定し、信号線１０上に出力
するデータを決定し、ロード信号の立ち下がりのタイミ
ングに同期して、２０の信号ライン上にクロックを出力
し、Ｕ／Ｄカウンタ２のカウント出力値を１増加、又は
１減少させるか、又は、アップダウンカウンタのＵ／Ｄ
カウント動作を停止すべく信号ライン２０上にカウント
アツプ又はダウンの為のクロックを出力させぬ様に動作
する。
ータを信号ライン１８上に出力し、同時に信号ライン７
−１に書き込み信号を出力し、データラッチ６上にＰＷ
Ｍ制御装置を制御するためのデータをセットする。ただ
し、信号ライン１４゜１９上にそのデータが出力される
のは、データセット信号ライン１３上におけるデータセ
ット信号の立ち上がりのタイミングとする。ここで信号
ライン１３上の１の値をデータセット信号とする。全信
号ライン１３上に１が立つと、波形成形回路５はセット
され、信号ライン１６を通じてＰＷＭ信号出力端子１７
には１が出力される様に動作する。又、ダウンカウンタ
３の回路に、Ｕ／Ｄカウンタ２の出力値がセットされる
。アップダウン制御回路１は、データセット信号１３（
ロード信号）の立ち上がり及び立ち下がりのエツジに同
期して動作する。即ち、回路１はライン１３上のデータ
セット信号の立ち上がりのタイミングに同期してフィー
ドバック信号入力端子８及びデータバス１９上の信号（
第１の制御データ）状態を判定し、信号線１０上に出力
するデータを決定し、ロード信号の立ち下がりのタイミ
ングに同期して、２０の信号ライン上にクロックを出力
し、Ｕ／Ｄカウンタ２のカウント出力値を１増加、又は
１減少させるか、又は、アップダウンカウンタのＵ／Ｄ
カウント動作を停止すべく信号ライン２０上にカウント
アツプ又はダウンの為のクロックを出力させぬ様に動作
する。
ダウンカウンタ３は、アップダウンカウンタ２のカウン
ト出力値をその最大値として、その値からダウンカウン
タのカウント値を信号ライン１５上にクロック信号が１
から０に変化する毎に減少するものとする。そして、波
形成形回路５は、ダウンカウンタ３のカウント出力値を
信号ライン１２を通じてその中にとりこみ、データバス
１４上の制御データ（第２の制御データ）と信号ライン
１５上のクロック信号の立ち下がりエツジで比較判定を
行い、その両者の値が一致すると、信号ライン１６を通
じＰＷＭ信号出力端子１７に出力されるデータをｌか６
０に変更することで出力端子１７に出力される信号のデ
ユーティコントロールを行う。回路５は又、信号ライン
１１上のデータも信号ライン１３上の信号の立ち下がり
エツジでとりこみ、その値とデータバス１４上に与えら
れる出力動作ｌｌ１ｌｌデータとの大小比較を行い、信
号ライン１１上のデータが信号ライン１４上に与えられ
る出力動作制御データより小のときには、ＰＷＭ信号出
力端子１７は単に１となり、ＰＷＭ信号の出力が停止し
、大のときのみＰＷＭ信号が出力する様な構造となって
いる。又、ダウンカウンタ３はそれを構成する全てのフ
リップフロップが信号線！５上に加わるクロック信号の
立ち下がりに同期して動作し、信号ＨＩ３上に１が立っ
ているときは、ダウンカウンタ３の動作が停止し、その
パスライン１２のカウント出力値は信号バス！！上のデ
ータに変更され、そのまま持続される。
ト出力値をその最大値として、その値からダウンカウン
タのカウント値を信号ライン１５上にクロック信号が１
から０に変化する毎に減少するものとする。そして、波
形成形回路５は、ダウンカウンタ３のカウント出力値を
信号ライン１２を通じてその中にとりこみ、データバス
１４上の制御データ（第２の制御データ）と信号ライン
１５上のクロック信号の立ち下がりエツジで比較判定を
行い、その両者の値が一致すると、信号ライン１６を通
じＰＷＭ信号出力端子１７に出力されるデータをｌか６
０に変更することで出力端子１７に出力される信号のデ
ユーティコントロールを行う。回路５は又、信号ライン
１１上のデータも信号ライン１３上の信号の立ち下がり
エツジでとりこみ、その値とデータバス１４上に与えら
れる出力動作ｌｌ１ｌｌデータとの大小比較を行い、信
号ライン１１上のデータが信号ライン１４上に与えられ
る出力動作制御データより小のときには、ＰＷＭ信号出
力端子１７は単に１となり、ＰＷＭ信号の出力が停止し
、大のときのみＰＷＭ信号が出力する様な構造となって
いる。又、ダウンカウンタ３はそれを構成する全てのフ
リップフロップが信号線！５上に加わるクロック信号の
立ち下がりに同期して動作し、信号ＨＩ３上に１が立っ
ているときは、ダウンカウンタ３の動作が停止し、その
パスライン１２のカウント出力値は信号バス！！上のデ
ータに変更され、そのまま持続される。
今、信号ライン１１上のデータが信号ライン１３上に与
えられる出力動作１１ＨＮデータより大の動作状態を考
える。
えられる出力動作１１ＨＮデータより大の動作状態を考
える。
カウント値判定回路４ａは、ダウンカウンタ３のカウン
ト値をデータバス１２を通じてライン１５上のクロック
信号の立ち下がりエツジ毎に判定し、零値近傍の所定値
で信号ライン１３上にデータセット信号を出力するのと
共に、バス１２上の、信号ライン！３上にデータセット
信号が出力されたこと（ロード状態）を示すデータを、
１５上のクロック信号の立ち下がりエツジのタイミング
毎に判定し、もしそのデータが検出されたなら、信号ラ
イン１３上のデータセット信号をリセットし、０にする
様に動作する。
ト値をデータバス１２を通じてライン１５上のクロック
信号の立ち下がりエツジ毎に判定し、零値近傍の所定値
で信号ライン１３上にデータセット信号を出力するのと
共に、バス１２上の、信号ライン！３上にデータセット
信号が出力されたこと（ロード状態）を示すデータを、
１５上のクロック信号の立ち下がりエツジのタイミング
毎に判定し、もしそのデータが検出されたなら、信号ラ
イン１３上のデータセット信号をリセットし、０にする
様に動作する。
本実施例は、この様にデータセット信号に同期して動作
する為、たとえＰＷＭ出力信号による外部制御回路の制
御積度を上げるため、信号ライン１５上に人力されるク
ロック信号の周波数を１６Ｍ１１２〜３０ＭＩＩＺ程度
まで上げても信号ライン１３上に出力されるデータセッ
ト信号のパルス幅を広げる事によって回路の中では誤動
作が防止でき、容易に正確なＰＷＭ信号のデユーティコ
ントロールを行う事が可能である。
する為、たとえＰＷＭ出力信号による外部制御回路の制
御積度を上げるため、信号ライン１５上に人力されるク
ロック信号の周波数を１６Ｍ１１２〜３０ＭＩＩＺ程度
まで上げても信号ライン１３上に出力されるデータセッ
ト信号のパルス幅を広げる事によって回路の中では誤動
作が防止でき、容易に正確なＰＷＭ信号のデユーティコ
ントロールを行う事が可能である。
次に本発明の第２実施例について説明する。
第２図が第２実施例のＰＷＭ制御装置を示すブロック図
である。基本的動作及びタイミングは上記第１実施例と
同じなので、共通部分に関する説明は省略し、異ってい
る部分に関してのみ説明する。
である。基本的動作及びタイミングは上記第１実施例と
同じなので、共通部分に関する説明は省略し、異ってい
る部分に関してのみ説明する。
第１実施例に比較して、６−１のラッチ回路（フラグ）
、６−４のインバータ回路、６−５のアンドゲート回路
が追加されている。
、６−４のインバータ回路、６−５のアンドゲート回路
が追加されている。
ラッチ回路６−１のデータ入力端子■にはデータバス１
８中の１ラインが接続され、ラッチ信号入力端子しには
６−２の信号ラインが接続されており、それがＣＰＵ７
のラッチ制御用信号出力端子に接続されている。ラッチ
回路６−１のＱ出力端子は６−３の信号ラインを通じて
、６−４のインバータの入力端子とデータラッチ回路６
のリセット入力端子と、カウント値判定回路４のフラグ
制御信号入力端子に接続されている。インバータ６−４
の出力端子は、６−５のアンドゲートの入力端子に接続
されており、アンドゲート１６の他方の入力端子は信号
線１６を通し波形成形回路５のＰＷＭ信号出力端子に接
続している。モして、アンドゲート６−５の出力端子が
ＰＷＭ信号出力端子１７に接続している。
８中の１ラインが接続され、ラッチ信号入力端子しには
６−２の信号ラインが接続されており、それがＣＰＵ７
のラッチ制御用信号出力端子に接続されている。ラッチ
回路６−１のＱ出力端子は６−３の信号ラインを通じて
、６−４のインバータの入力端子とデータラッチ回路６
のリセット入力端子と、カウント値判定回路４のフラグ
制御信号入力端子に接続されている。インバータ６−４
の出力端子は、６−５のアンドゲートの入力端子に接続
されており、アンドゲート１６の他方の入力端子は信号
線１６を通し波形成形回路５のＰＷＭ信号出力端子に接
続している。モして、アンドゲート６−５の出力端子が
ＰＷＭ信号出力端子１７に接続している。
動作の説明のために、カウント値判定回路４ｂのブロッ
クの内部回路を第３図に示す。先ず、第３図の回路につ
いて説明する。ブロック４ｂは、４−１のカウント値検
出回路、４−２のオア回路、４−３のＤタイプフリップ
フロラプ回路で構成されている。
クの内部回路を第３図に示す。先ず、第３図の回路につ
いて説明する。ブロック４ｂは、４−１のカウント値検
出回路、４−２のオア回路、４−３のＤタイプフリップ
フロラプ回路で構成されている。
信号ライン１２はカウント値検出回路４ｂの入力端子に
接続され、カウント値検出回路４−１の出力端子は４−
４の信号ラインを通じてオアゲート４−２の一方の入力
端子に接続されている。オアゲート４−２の他方の入力
端子に６−３の信号線が接続されており、オアゲート４
−２の出力端子が４−５の信号ラインを通じてＤタイプ
フリップフロップ４−３のＤ入力端子に接続されている
。Ｄタイプフリップフロップ４−３のＱ出力は１３の信
号線に接続されており、又、クロック入力端子は信号ラ
イン１５に接続されている。ただし、Ｄタイプフリップ
フロップ４−３は信号ライン１５上の信号の立ち下がり
エツジでＤ入力端子トのデータをＱ出力端子にとりこむ
タイプのフリップ７０ツブとする。
接続され、カウント値検出回路４−１の出力端子は４−
４の信号ラインを通じてオアゲート４−２の一方の入力
端子に接続されている。オアゲート４−２の他方の入力
端子に６−３の信号線が接続されており、オアゲート４
−２の出力端子が４−５の信号ラインを通じてＤタイプ
フリップフロップ４−３のＤ入力端子に接続されている
。Ｄタイプフリップフロップ４−３のＱ出力は１３の信
号線に接続されており、又、クロック入力端子は信号ラ
イン１５に接続されている。ただし、Ｄタイプフリップ
フロップ４−３は信号ライン１５上の信号の立ち下がり
エツジでＤ入力端子トのデータをＱ出力端子にとりこむ
タイプのフリップ７０ツブとする。
次に本実施例の動作に関して説明する。第１実施例と共
通部分は省略し異っている部分についてのみ述べる。ラ
ッチ回路６−１は、システムの制御用フラグであり、Ｃ
ＰＵ７が信号ライン６−２及びデータバス１８上に制御
信号を出力し、ラッチ回路６−１にセット信号を出力す
ることによフて、ラッチ６−１のＱ出力をコントロール
する様に構成されている。ラッチ回路６−１のＱ出力が
１のときは、６−３上のデータが１となり、インバータ
６−４を通じてアンドゲート６−５の一方の人力にその
反転信号０が加わるため、ＰＷＭ出力端子は０に固定さ
れる。同時に、オアゲート４−２を通じてＤタイプフリ
ップフロップ４−３のＤ入力端子に１が加わるため、そ
の信号は信号ライン１５上の（３号の立ち下がりエツジ
で、Ｑ出力端子に１の値が出力される。そして、Ｄタイ
プフリップフロップ４−３のＱ出力端子に１が立つてい
るときは、信号ライン１３上のデータセット信号が１と
なりつづけてＰＷＭ回路の動作が停止する。カウント値
検出回路４−１は、信号ライン１３上のデータセット信
号の検出と、ダウンカウンタ３のカウント値を判定する
機能を有するため、信号ライン６−３に１が加わってい
る状態では、カウント値検出回路４−１の出力端子が０
となっている。このため、ＣＰＵ７がラッチ回路６−１
のＱ出力のセットデータを１から０に変更すると、信号
ライン６−３上の信号が１から０となり、信号ライン４
−５上の信号も１から０に変化する。又、信号ライン６
−３が０となると、アンドゲート６−５の出力端子には
信号ライン１６の信号がそのまま出力可能な状態となる
。そして、信号ライン４−５上の信号が１からＯに変化
した後に信号ライン１５上の信号が１か６０に立ち下が
るタイミングで、フリップフロップ４−３のＱ出力のデ
ータが１から０に変化し、その後の動作は従来例と同じ
になる。
通部分は省略し異っている部分についてのみ述べる。ラ
ッチ回路６−１は、システムの制御用フラグであり、Ｃ
ＰＵ７が信号ライン６−２及びデータバス１８上に制御
信号を出力し、ラッチ回路６−１にセット信号を出力す
ることによフて、ラッチ６−１のＱ出力をコントロール
する様に構成されている。ラッチ回路６−１のＱ出力が
１のときは、６−３上のデータが１となり、インバータ
６−４を通じてアンドゲート６−５の一方の人力にその
反転信号０が加わるため、ＰＷＭ出力端子は０に固定さ
れる。同時に、オアゲート４−２を通じてＤタイプフリ
ップフロップ４−３のＤ入力端子に１が加わるため、そ
の信号は信号ライン１５上の（３号の立ち下がりエツジ
で、Ｑ出力端子に１の値が出力される。そして、Ｄタイ
プフリップフロップ４−３のＱ出力端子に１が立つてい
るときは、信号ライン１３上のデータセット信号が１と
なりつづけてＰＷＭ回路の動作が停止する。カウント値
検出回路４−１は、信号ライン１３上のデータセット信
号の検出と、ダウンカウンタ３のカウント値を判定する
機能を有するため、信号ライン６−３に１が加わってい
る状態では、カウント値検出回路４−１の出力端子が０
となっている。このため、ＣＰＵ７がラッチ回路６−１
のＱ出力のセットデータを１から０に変更すると、信号
ライン６−３上の信号が１から０となり、信号ライン４
−５上の信号も１から０に変化する。又、信号ライン６
−３が０となると、アンドゲート６−５の出力端子には
信号ライン１６の信号がそのまま出力可能な状態となる
。そして、信号ライン４−５上の信号が１からＯに変化
した後に信号ライン１５上の信号が１か６０に立ち下が
るタイミングで、フリップフロップ４−３のＱ出力のデ
ータが１から０に変化し、その後の動作は従来例と同じ
になる。
なお、データラッチ６は、信号ライン６−３が１のとき
には、バス１４．１９上のデータがＣＰＵ７の命令で自
由に変更可能な状態になるものとする。このデータラッ
チの出力データが変化しても、信号ライン１３上に１が
出力されている範囲では回路の動作は停止しており、誤
動作が生じない。
には、バス１４．１９上のデータがＣＰＵ７の命令で自
由に変更可能な状態になるものとする。このデータラッ
チの出力データが変化しても、信号ライン１３上に１が
出力されている範囲では回路の動作は停止しており、誤
動作が生じない。
以上の様に本実施例は動作するため、ＣＰＵ回路とＰＷ
Ｍ回路とが互いに非同期動作をしようとも容易にＣＰＵ
回路によってＰＷＭ回路の動作を誤動作なく制御可能で
ある。なお、６−１のラッチ回路は、Ｄタイプフリップ
フロップに容易に置き換え可能である。
Ｍ回路とが互いに非同期動作をしようとも容易にＣＰＵ
回路によってＰＷＭ回路の動作を誤動作なく制御可能で
ある。なお、６−１のラッチ回路は、Ｄタイプフリップ
フロップに容易に置き換え可能である。
次に本発明の第３実施例について説明する。
第４図が第３実施例であるｐ ｗ Ｍ Ｍ御装置を示す
ブロック図である。上記第２実施例と異なる点のみにつ
いて説明し、その他に関しては説明を省略する。
ブロック図である。上記第２実施例と異なる点のみにつ
いて説明し、その他に関しては説明を省略する。
本実施例では、信号ライン６−３が、ｉ２実施例と比較
してＵ／Ｄカウンタ２のリセット端子に接続されている
点が異っている。Ｕ／Ｄカウンタ２はリセットがかかる
と、ライン１６に出力されるＰＷＭ信号のデユーティ比
が最小となる様な値にリセットされる様な回路構成とな
っている。
してＵ／Ｄカウンタ２のリセット端子に接続されている
点が異っている。Ｕ／Ｄカウンタ２はリセットがかかる
と、ライン１６に出力されるＰＷＭ信号のデユーティ比
が最小となる様な値にリセットされる様な回路構成とな
っている。
次に本実施例の動作について説明する。第２実施例と異
なる点は、ＣＰＵ７がラッチ６−１のＱ出力端子を１に
セットすると、ＰＷＭ信号の出力端子の制御をすると同
時にＵ／Ｄカウンタ２をリセットする点があげられる。
なる点は、ＣＰＵ７がラッチ６−１のＱ出力端子を１に
セットすると、ＰＷＭ信号の出力端子の制御をすると同
時にＵ／Ｄカウンタ２をリセットする点があげられる。
その結果、ＣＰＵ７の制御によって容易にＰＷＭ信号出
力端子１７に出力されるＰＷＭ出力信号を初期化し、新
たにソフトスタート制御を行いながら、スイッチング電
源電圧制御を再開する事が可能となる。
力端子１７に出力されるＰＷＭ出力信号を初期化し、新
たにソフトスタート制御を行いながら、スイッチング電
源電圧制御を再開する事が可能となる。
以上説明した様に、本発明によれば、ＰＷＭ制御装置の
各回路がデータセット信号に同期して動作するので、基
本のクロック信号が１０Ｍ１１□以上の程度の高周波と
なっても誤動作なく動作が可能で、アナログ方式と同程
度の制御精度が期待できる。又、データセット信号が出
力されているとき、ＰＷＭ出力信号の出力が停止する様
に構成されているため、そのタイミングでＣＰＵが制御
データをかきかえても装置全体で誤動作を生じることが
ない。そのため、データセット信号を別途発生する事に
よりＣＰＵにより容易にＰＷＭ出力信号の制御が可能と
なる。
各回路がデータセット信号に同期して動作するので、基
本のクロック信号が１０Ｍ１１□以上の程度の高周波と
なっても誤動作なく動作が可能で、アナログ方式と同程
度の制御精度が期待できる。又、データセット信号が出
力されているとき、ＰＷＭ出力信号の出力が停止する様
に構成されているため、そのタイミングでＣＰＵが制御
データをかきかえても装置全体で誤動作を生じることが
ない。そのため、データセット信号を別途発生する事に
よりＣＰＵにより容易にＰＷＭ出力信号の制御が可能と
なる。
特に、ソフトスタートのｆ１１１制御、ＣＰＵへの割り
込み等によるＰＷＭ制御装置の制御操作に有効である。
込み等によるＰＷＭ制御装置の制御操作に有効である。
第１図は第１実施例のブロック図、第２図は第２実施例
のブロック図、第３図は第２．第３実施例で用いるカウ
ント値判定回路の結線図、第４図は第３実施例のブロッ
ク図である。 １・・・・・・アップダウン制御回路 ２−−−−−− Ｕ ／ Ｄカウンタ ３・・・・・・ダウンカウンタ ４ ａ 、４ ｂ ”＝カウント値判定回路５−−−−
−−波形成形回路 ６−−−−−−データラッチ ７・・・・・・ＣＰＵ ６−１−−−−ラッチ ６−４−−−インバータ ６−５−・−アンドゲート
のブロック図、第３図は第２．第３実施例で用いるカウ
ント値判定回路の結線図、第４図は第３実施例のブロッ
ク図である。 １・・・・・・アップダウン制御回路 ２−−−−−− Ｕ ／ Ｄカウンタ ３・・・・・・ダウンカウンタ ４ ａ 、４ ｂ ”＝カウント値判定回路５−−−−
−−波形成形回路 ６−−−−−−データラッチ ７・・・・・・ＣＰＵ ６−１−−−−ラッチ ６−４−−−インバータ ６−５−・−アンドゲート
Claims (2)
- （１）つぎのａ、ｂ、ｃ、ｄ、ｅの構成要素を備えてい
ることを特徴とするＰＷＭ制御装置。 ａ、ＣＰＵの制御のもとに、ＰＷＭ出力信号にかかる制
御データをラッチするラッチ手段。 ｂ、ＰＷＭ出力信号の周期を決めるアップダウンカウン
タ。 ｃ、所定のタイミングで発せられるデータセット信号に
応じて、上記アップダウンカウンタのカウント出力デー
タがセットされるダウンカウンタ。 ｄ、上記データセット信号に応じて上記ラッチ手段より
取り出された第１の制御データにより、上記アップダウ
ンカウンタを制御するアップダウン制御手段。 ｅ、上記データセット信号に応じて上記ラッチ手段より
取り出された第２の制御データと、上記ダウンカウンタ
のカウント出力データと、上記データセット信号により
ＰＷＭ出力信号を成形する波形成形手段。 - （２）ＣＰＵの制御のもとに、データセット信号を別途
発生させると共にＰＷＭ出力信号の出力を停止させる手
段を備えていることを特徴とする請求項１記載のＰＷＭ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658289A JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658289A JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228254A true JPH02228254A (ja) | 1990-09-11 |
| JP2794441B2 JP2794441B2 (ja) | 1998-09-03 |
Family
ID=12751297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4658289A Expired - Fee Related JP2794441B2 (ja) | 1989-03-01 | 1989-03-01 | Ｐｗｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794441B2 (ja) |
-
1989
- 1989-03-01 JP JP4658289A patent/JP2794441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794441B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |