JP2002351573A - クロック切換回路及びこの回路を備えた画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】クロック切換時に懸念される高い周波数のクロ
ックまたはパルスの発生を防止できるクロック切換回路
及びその回路を備えた画像形成装置を提供する。 【解決手段】第１周波数の第１クロック信号における１
周期毎の所定タイミングにおける第１クロック信号に非
同期の第１切換信号のレベルに応じて、第１クロック信
号の出力可否を制御する第１クロック回路と、第２周波
数の第２クロック信号における１周期毎の所定タイミン
グにおける第２クロック信号に非同期の第２切換信号の
レベルに応じて、第２クロック信号の出力可否を制御す
る第２クロック回路と、両クロック回路の出力信号のレ
ベルに応じて、両クロック回路の出力信号のいずれか一
方、または所定レベルの信号を出力する信号切換回路
と、を備えたクロック切換回路に、少なくとも第１の時
間は第１切換信号及び第２切換信号として同じレベルの
信号を与えて、第１クロック信号及び第２クロック信号
を切り換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１周波数のクロ
ック信号と、第２周波数のクロック信号と、を切り換え
て出力するクロック切換回路、及びこの回路を備えた画
像形成装置に関する。

【０００２】

【従来の技術】従来、デジタル複写機やプリンタなどの
画像形成装置において、状況に応じて画像処理速度を変
化させる必要がある際には、画像処理回路のクロック周
波数を変化させて、処理速度を変化させることが行われ
てきた。

【０００３】画像処理回路には、多くの場合、ＡＳＩ
Ｃ、ＦＰＧＡ、メモリなど、クロックにより制御される
集積回路が使用されている。これらのデバイスの動作周
波数には、各々のデバイスにより上限が定められてお
り、この上限周波数を超えた周波数のクロックまたはパ
ルスを入力した場合、デバイスが誤動作したり破壊され
たりする可能性がある。

【０００４】このため、クロック切換に際しては、これ
ら集積回路が誤動作するような高い周波数またはパルス
を発生させないような工夫が行われてきた。例えば、第
１の方法として、画像処理回路に供給する複数の周波数
を全て１つの基本周波数の分周により発生させ、この分
周比を変化させて、周波数切換を行うようにする方法が
ある。

【０００５】また、第２の方法として、クロック切換を
行う際にクロックの位相や、”Ｈ（ハイベル）”か、”
Ｌ（ロウレベル）”か、といったクロックの信号レベル
を判断し、特定の条件になった場合に、クロックを切り
換えるといった方法がある。この方法としては、例え
ば、特開平７−３１１６３０号公報に、クロック切換回
路及び本回路を有するプリンタ装置に関する技術が開示
されている。この技術においては、クロック切換選択信
号を第１のクロック信号から第２のクロック信号に切り
換えるとき、第２のクロック信号がリセット状態であ
り、かつ、第１のクロック信号がリセットレベルにある
ことを検出した後、第１のクロック信号をリセットし、
その後、少なくとも第１の所定期間だけ遅延させて前期
第２のクロック信号のリセット解除して、クロック信号
の切換を行うように構成している。

【０００６】

【発明が解決しようとする課題】これら２つの方式のう
ち、第１の方法では、画像処理回路に供給する、複数の
クロックの少なくとも最小公倍数の周波数を、基本周波
数として使用する必要があり、画像処理回路の高速化を
図る際には非常に高い周波数を発生させる必要がある。
この結果、基本周波数発生回路やこの基本周波数から画
像処理回路に供給するクロックを発生させる分周回路等
に、非常に高い周波数まで動作可能なデバイスを使用す
る必要が生じ、コストアップの要因となる。

【０００７】また、第２の方法では、周波数を切り換え
る際に、複数のクロックが各々”Ｌ”か、”Ｈ”か、と
いったレベル判定を行う必要がある。また、レベル判定
をした後、そのレベルが変化しない間にクロックを切り
換える必要があった。したがって、第１の方法において
述べたのと同様に、画像処理回路に供給する複数のクロ
ック周波数を高くするためには、レベル判定回路を高速
動作させる必要があった。

【０００８】そこで、本発明は、これらの問題を解決す
るために創作したものであり、画像処理回路に供給す
る、クロック以上の高い周波数を使用することなく、ま
たレベル判定等の高速判定処理を必要とすることなく、
クロック切換時に懸念される、高い周波数のクロックま
たはパルスの発生を防ぐことが可能なクロック切換回路
及びこの回路を備えた画像形成装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００１０】(1) 第１周波数の第１クロック信号と、第
２周波数の第２クロック信号と、を切り換えて出力する
クロック切換回路であって、上記第１クロック信号の１
周期毎の所定タイミングにおける上記第１クロック信号
に非同期の第１切換信号のレベルに応じて、上記第１ク
ロック信号の出力可否を制御する第１クロック回路と、
上記第２クロック信号の１周期毎の所定タイミングにお
ける上記第２クロック信号に非同期の第２切換信号のレ
ベルに応じて、上記第２クロック信号の出力可否を制御
する第２クロック回路と、上記第１クロック回路の出力
信号のレベルと、上記第２クロック回路の出力信号のレ
ベルと、に応じて、上記第１クロック回路の出力信号若
しくは上記第２クロック回路の出力信号のいずれか一
方、または所定レベルの信号を出力する信号切換回路
と、を備え、上記第１クロック信号及び上記第２クロッ
ク信号を切り換える際に、少なくとも第１の時間は、上
記第１切換信号及び上記第２切換信号として同じレベル
の信号を与えることを特徴とする。

【００１１】この構成においては、第１周波数の第１ク
ロック信号における１周期毎の所定タイミングにおける
第１クロック信号に非同期の第１切換信号のレベルに応
じて、第１クロック信号の出力可否を制御する第１クロ
ック回路と、第２周波数の第２クロック信号における１
周期毎の所定タイミングにおける第２クロック信号に非
同期の第２切換信号のレベルに応じて、第２クロック信
号の出力可否を制御する第２クロック回路と、第１クロ
ック回路の出力信号のレベルと、第２クロック回路の出
力信号のレベルと、に応じて、第１クロック回路の出力
信号若しくは第２クロック回路の出力信号のいずれか一
方、または所定レベルの信号を出力する信号切換回路
と、を備え、少なくとも第１の時間は、上記第１切換信
号及び上記第２切換信号として同じレベルの信号を与え
ることで、第１クロック信号及び上記第２クロック信号
を切り換える。したがって、第１クロック信号と第２ク
ロック信号との切換に際し、各々の信号レベルがハイレ
ベルまたはロウレベルのどちらかを検出する必要がな
い。よって、クロック切換回路の構成を簡略化すること
が可能となる。また、クロック切換回路からクロック信
号を供給する回路を、第１周波数や第２周波数にて同期
動作させることとなるため、回路設計の際にタイミング
検討が容易となる。さらに、ＡＳＩＣやＦＰＧＡに切換
回路を搭載する場合、同期回路となるため、より高い周
波数間での周波数切換も容易となる。

【００１２】(2) (1) の構成において、前記第１クロッ
ク信号の１周期毎の所定タイミングは、前記第１クロッ
ク信号の立ち上がり時または立ち下がり時で、前記第２
クロック信号の１周期毎の所定タイミングは、前記第２
クロック信号の立ち上がり時または立ち下がり時である
とすることができる。

【００１３】この構成においては、クロック切換回路
は、第１クロック信号の１周期毎の所定タイミングとし
て、第１クロック信号の立ち上がり時または立ち下がり
時で、また、第２クロック信号の１周期毎の所定タイミ
ングとして、第２クロック信号の立ち上がり時または立
ち下がり時で、クロック信号の出力可否を制御する。し
たがって、立ち上がり時または立ち下がり時は、クロッ
ク信号の１周期毎の所定タイミングとしては判別が容易
であるため、簡素な回路で容易に検出することが可能と
なる。

【００１４】(3) (1) の構成において、前記第１回路
は、前記第１クロック信号をクロック入力とし、前記第
１切換信号をデータ入力とし、前記第１クロック信号の
立ち上がり時または立ち下がり時における前記第１切換
信号をラッチして出力する第１のＤフリップフロップ
と、該第１のＤフリップフロップの出力信号及び前記第
１クロック信号を入力とする第１のＮＯＲゲートと、を
備え、前記第２回路は、前記第２クロック信号をクロッ
ク入力とし、前記第２切換信号をデータ入力とし、前記
第２クロック信号の立ち上がり時または立ち下がり時に
おける前記第２切換信号をラッチして出力する第２のＤ
フリップフロップと、該第２のＤフリップフロップの出
力信号及び前記第２クロック信号を入力とする第２のＮ
ＯＲゲートと、を備え、前記第１クロック信号及び前記
第２クロック信号を切り換える際に、少なくとも第１の
時間は前記第１切換信号及び前記第２切換信号としてハ
イレベルの信号を与えるとすることができる。

【００１５】この構成において、クロック切換回路は、
前記第１クロック信号をクロック入力とし、前記第１切
換信号をデータ入力とし、前記第１クロック信号の立ち
上がり時または立ち下がり時における前記第１切換信号
をラッチして出力する第１のＤフリップフロップと、該
第１のＤフリップフロップの出力信号及び前記第１クロ
ック信号を入力とする第１のＮＯＲゲートと、を備えた
第１クロック回路と、前記第２クロック信号をクロック
入力とし、前記第２切換信号をデータ入力とし、前記第
２クロック信号の立ち上がり時または立ち下がり時にお
ける前記第２切換信号をラッチして出力する第２のＤフ
リップフロップと、該第２のＤフリップフロップの出力
信号及び前記第２クロック信号を入力とする第２のＮＯ
Ｒゲートと、を備えた前記第２クロック回路と、を備え
ており、前記第１クロック信号及び前記第２クロック信
号を切り換える際に、少なくとも第１の時間は前記第１
切換信号及び前記第２切換信号としてハイレベルの信号
を与える。したがって、クロック切換回路の構成が簡略
化される。また、クロック切換回路からクロック信号を
供給する回路を、第１の周波数や第２の周波数にて同期
動作させることとなるため、回路設計の際にタイミング
検討が容易となる。さらに、ASICやFPGAに切換回路を搭
載する場合、同期回路となるため、より高い周波数間で
の周波数切換も容易となる。

【００１６】(4) 前記第１クロック信号及び前記第２ク
ロック信号を切り換える際に、第３切換信号に応じて、
少なくとも第１の時間は前記第１切換信号及び前記第２
切換信号として、同じレベルの信号を出力する切換信号
調整回路を備えたことを特徴とする。

【００１７】この構成において、クロック切換回路は切
換信号調整回路を備えており、この切換信号調整回路
は、前記第１クロック信号及び前記第２クロック信号を
切り換える際に、第３切換信号に応じて、少なくとも第
１の時間は前記第１切換信号及び前記第２切換信号とし
て、同じレベルの信号を出力する。したがって、両切換
信号の切換タイミングの時間差をハード回路で実現する
ことで、ＣＰＵのポートの使用を１つで済ませることが
可能となり、ＣＰＵのポートを節約することが可能とな
る。また、このポートの節約は、ＣＰＵの作業量削減、
回路規模の縮小などを実現可能にする。

【００１８】(5) (4) の構成において、前記切換信号調
整回路は、複数のＤフリップフロップを直列接続して構
成され、前記第２クロック信号を各Ｄフリップフロップ
のクロック入力とし、第３の切換信号を入力とするシフ
トレジスタと、前記第２クロック信号及び前記シフトレ
ジスタの出力信号を入力とする第４のＮＯＲゲートと、
を備え、前記第４のＮＯＲゲートの出力信号を前記第１
切換信号とし、前記シフトレジスタにおける所定段のＤ
フリップフロップの出力信号を前記第２切換信号とする
ことができる。

【００１９】この構成において、前記切換信号調整回路
は、前記第２クロック信号及び前記シフトレジスタの出
力信号を入力とする、第４のＮＯＲゲートの出力信号を
前記第１切換信号とし、複数のＤフリップフロップを直
列接続して構成され、前記第２クロック信号を各Ｄフリ
ップフロップのクロック入力とし、第３の切換信号を入
力とするシフトレジスタにおける所定段のＤフリップフ
ロップの出力信号を前記第２切換信号としている。した
がって、簡素な回路構成で切換信号の調整を行うことが
可能となる。

【００２０】(6) (1) または(4) に記載のクロック切換
回路を備えた画像形成装置であって、前記第１クロック
信号出力時の第１の水平同期信号と、前記第２クロック
信号出力時の第２の水平同期信号と、が共に画像無効領
域である場合に、前記第１クロック信号及び前記第２ク
ロック信号の切換を行うことを特徴とする。

【００２１】この構成において、画像形成装置は(1) ま
たは(4) に記載のクロック切換回路を備えており、前記
第１クロック信号出力時の第１の水平同期信号と、前記
第２クロック信号出力時の第２の水平同期信号と、が共
に画像無効領域である場合に、前記第１クロック信号及
び前記第２クロック信号の切換を行う。したがって、ク
ロック切換に際し、切換回路から出力される周波数が一
旦停止することとなる。この際、クロックが停止するこ
とにより、このクロックが供給されている画像処理等の
各種回路が誤動作することを防ぐため、画像領域外（画
像処理を行っていない部分）であることを水平同期信号
から検出し、この画像領域外にて周波数切り換えを行
う。これにより、クロック停止に際しても、回路が誤動
作することを防ぐことが可能となる。

【００２２】(7) (6) の構成において、前記第１クロッ
ク信号出力時の第１の水平同期信号と、前記第２クロッ
ク信号出力時の第２の水平同期信号と、が共に画像無効
領域である場合に、前記第１クロック信号及び前記第２
クロック信号の切換を行う水平同期信号切換回路を備え
ているとすることができる。

【００２３】この構成において、画像形成装置は、水平
同期信号切換回路によって、第１クロック信号出力時の
第１の水平同期信号と、第２クロック信号出力時の第２
の水平同期信号と、が共に画像無効領域である場合に第
１クロック信号及び第２クロック信号の切換を行う。し
たがって、画像無効領域（画像領域外）において、クロ
ック信号の切換を確実に行うことが可能となる。

【００２４】(8) 前記第１クロック信号を出力する第１
の発振回路と、前記第２クロック信号を出力する第２の
発振回路と、を備え、前記クロック切換回路から出力し
ていないクロック信号を出力する上記発振回路を停止す
ることを特徴とする。

【００２５】この構成において、画像形成装置は、第１
クロック信号を出力する第１の発振回路と、第２クロッ
ク信号を出力する第２の発振回路と、のうち、前記クロ
ック切換回路から出力していないクロック信号を出力す
る上記発振回路を停止する。したがって、システムクロ
ックとして画像処理装置で使用していないクロック信号
の発振を停止することにより、電子回路から放出される
電波ノイズを低減することが可能となる。

【００２６】

【発明の実施の形態】図１は、本発明のクロック切換回
路を備えた画像形成装置の概略構成を示したブロック図
である。画像形成装置１は、クロック調整回路１１、第
１の発振回路を備えた画像読取装置１２、第２の発振回
路である発振回路１３、画像処理装置１４、プリンタコ
ントローラ１５、ホストコンピュータ１６を備えた構成
である。なお、クロック信号の切換が不要であった従来
の画像形成装置は、クロック調整回路１１及び発振回路
１３を備えておらず、画像読取装置１２から出力された
信号は、画像処理装置１４に直接入力されていた。

【００２７】クロック調整回路１１は、クロック切換回
路２１、切換信号調整回路２２、及び水平同期信号切換
回路２３を備えている。また、画像処理装置１４は、Ｉ
ＣＵ−ＳＣＮ３１、ＩＣＵ−ＭＡＩＮ３２、ＣＰＵ３
３、ＩＣＵ−ＩＭＧ３４、ＬＳＵ３５を備えている。Ｃ
ＰＵ３３は、クロック調整回路１１、画像読取装置１
２、及び発振回路１３に制御信号を送信する。画像読取
装置１２は、第１の発振回路を備えており、ＣＰＵ３３
からの制御信号に応じてクロック調整回路１１に、画像
読取装置１２から出力された第１周波数の第１クロック
信号であるクロック信号ＣＬＫ（ｆ１）、第１の水平同
期信号である水平同期信号ＨＳＹＮＣ（ｆ１）、画像読
取データ信号ＤＡＴＡ（ＲＧＢ）を送信する。また、発
振回路１３は、ＣＰＵ３３からの制御信号に応じて、第
２周波数の第２クロック信号であるクロック信号ＣＬＫ
（ｆ２）、第２の水平同期信号である水平同期信号ＨＳ
ＹＮＣ（ｆ２）を送信する。クロック調整回路１１は、
ＣＰＵ３３からの制御信号に応じて、発信回路１２及び
画像読取装置１２から送信されたクロック信号及び水平
同期信号を所定のタイミングで切り換えて、画像処理装
置１４のＩＣＵ−ＳＣＮ３１に出力する。また、クロッ
ク調整回路１１は、画像読取装置１２から送信された画
像読取データ信号ＤＡＴＡ（ＲＧＢ）を画像処理装置１
４に出力する。画像処理装置１４では、クロック調整回
路１１から送信されたいずれか一方のクロック信号及び
水平同期信号が、ＩＣＵ−ＳＣＮ３１からＩＣＵ−ＭＡ
ＩＮ３２に送信される。そして、このクロック信号は、
画像処理装置１４の各部のクロック信号として用いられ
る。すなわち、クロック信号は、ＩＣＵ−ＭＡＩＮ３２
からＣＰＵ３３及びＩＣＵ−ＩＭＧ３４に送られる。ま
た、ＩＣＵ−ＩＭＧ３４からＬＳＵ３５へクロック信号
が送られる。

【００２８】図２（Ａ）は、画像読取装置の概略の構成
図であり、図２（Ｂ）は、画像領域及び画像無効領域並
びに水平同期信号ＨＳＹＮＣの関係を示したタイミング
チャートである。画像読取装置１２では、図２（Ａ）に
示したように、図外の発光部（ランプ）から原稿読取部
４１の原稿に光が照射され、その反射光がレンズ４２を
介してＣＣＤラインセンサ４３の受光面に照射される。
そして、この光をＣＣＤラインセンサ４３が読み取るこ
とで、原稿の内容を読み取ることが可能となる。ＣＣＤ
ラインセンサ４３の反射光が入光する方向の両端部に
は、反射光が当たらない未使用領域が存在し、この領域
は画像形成領域外となる。また、図２（Ｂ）に示したよ
うに、この領域の画像データを読み取る際には水平同期
信号がハイレベルとすることで、この期間が画像無効領
域となり、この領域のデータを画像領域のデータとして
使用することを防止している。本発明の画像形成装置１
では、この画像無効領域でクロック信号の切換を行う。
これにより、画像形成領域外では画像処理装置は画像処
理や印字動作を行っていないため、クロックを切り換え
ても動作に支障を来さないようにすることができる。

【００２９】次に、本発明の特徴であるクロック調整回
路１１の詳細について説明する。まず、クロック調整回
路１１を構成する回路のうち、クロック切換回路２１に
ついて説明する。図３は、クロック切換回路の構成を示
した回路図である。クロック切換回路２１は、第１クロ
ック回路と、第２クロック切換回路と、信号切換回路
と、を備えている。第１クロック回路は、第１のＤフリ
ップフロップであるＤフリップフロップ５１及び第１の
ＮＯＲゲートであるＮＯＲゲート５２から成る。第２ク
ロック回路は、第２のＤフリップフロップであるＤフリ
ップフロップ５３及び第２のＮＯＲゲートであるＮＯＲ
ゲート５４から成る。信号切換回路は、第３のＮＯＲゲ
ートであるＮＯＲゲート５５から成る。また、クロック
切換回路２１は、第１クロック信号入力端子（以下、ｆ
１端子と称する。）５６、第１切換信号入力端子（以
下、ＳＷ１入力端子と称する。）５７、第２クロック信
号入力端子（以下、ｆ２端子と称する。）５８、第２切
換信入力端子（以下、ＳＷ２入力端子と称する。）５
９、及びシステムクロック出力端子（以下、ＳＹＳ＿Ｃ
ＬＫ端子と称する。）６０を備えている。

【００３０】ｆ１端子５６は、Ｄフリップフロップ５１
のクロック端子、及びＮＯＲゲート５２の一方の入力端
子に接続され、ＳＷ１入力端子５７はＤフリップフロッ
プ５１のデータ端子に接続されている。Ｄフリップフロ
ップ５１の出力端子は、ＮＯＲゲート５２の他方の入力
端子に接続されている。

【００３１】ｆ２端子５８は、Ｄフリップフロップ５３
のクロック端子、及びＮＯＲゲート５４の一方の入力端
子に接続され、ＳＷ２入力端子５９は、Ｄフリップフロ
ップ５３のデータ端子に接続されている。Ｄフリップフ
ロップ５３の出力端子は、ＮＯＲゲート５４の他方の入
力端子に接続されている。

【００３２】ＮＯＲゲート５２の出力端子及びＮＯＲゲ
ート５４の出力端子は、ＮＯＲゲート５５の２つの入力
端子に、それぞれ接続されている。ＮＯＲゲート５５の
出力端子は、ＳＹＳ＿ＣＬＫ端子６０に接続されてい
る。

【００３３】なお、図示していないが、Ｄフリップフロ
ップ５１及びＤフリップフロップ５３のプリセット端子
ＰＲＮは、共にＶｃｃにプルアップされている。また、
Ｄフリップフロップ５１及びＤフリップフロップ５３の
リセット端子ＣＬＲＮは、共に電源投入後、”Ｈ”レベ
ルにする。さらに、これ以降の回路図に図示したＤフリ
ップフロップのプリセット端子ＰＲＮ及びリセット端子
ＣＬＲＮも、同様である。したがって、本発明は、従来
技術のように、Ｄフリップフロップをリセットするもの
ではない。

【００３４】ここで、図３以降の回路図及びタイミング
チャートにおいては、一例として第１切換信号の第１ク
ロック信号の周波数を２１ＭＨｚ、第２クロック信号の
周波数を２５ＭＨｚとした場合について図示する。

【００３５】図４は、クロック入力切換回路の各入出力
信号を示したタイミングチャートである。図４（Ａ）
は、ＳＷ１端子及びＳＷ２端子から入力された切換信号
を同時に切り換えた場合であり、図４（Ｂ）は、ＳＷ１
端子とＳＷ２端子から入力された切換信号の切換タイミ
ングを所定時間だけずらした場合である。なお、図４
（Ａ）及び図４（Ｂ）には、ｆ１端子５６に入力する２
１ＭＨｚのクロック信号と、ｆ２端子５８に入力する２
５ＭＨｚのクロック信号と、ＳＷ１入力端子５７に入力
する第１切換信号と、ＳＷ２入力端子５９に入力する第
２切換信号と、ＳＹＳ＿ＣＬＫ端子６０から出力される
システムクロック信号と、を示している。

【００３６】第１クロック回路及び第２クロック切換回
路では、クロック信号の１周期毎の所定タイミングであ
るクロック信号の立ち上がりを検出し、その際の切換信
号のレベルに応じて、クロック信号の出力可否を制御し
ている。また、信号切換回路であるＮＯＲゲート５５
は、第１クロック回路の出力信号若しくは第２クロック
回路の出力信号のいずれか一方、または所定レベルの信
号を出力する。なお、クロック信号の１周期毎の所定タ
イミングとしては、クロック信号の立ち上がりに限るも
のではなく、例えば、クロック信号の立ち下がりを検出
するようにしてもよい。

【００３７】ＳＷ１入力端子５７から入力する第１切換
信号及びＳＷ２入力端子５９から入力する第２切換信号
の切換時間に差を設けない場合は、クロック切換回路２
１から、ＡＳＩＣなどの誤動作を招く可能性のある髭状
のクロックパルス（ｆ１端子及びｆ２端子から入力した
２つのクロック信号よりも高い周波数のクロックパル
ス）がシステムクロック信号として出力される場合があ
る。例えば、図４（Ａ）では、３００ｎＳ〜３６０ｎＳ
において、髭状のクロックパルスが出力されている（丸
で囲んだ部分）。

【００３８】一方、ＳＷ１入力端子５７から入力する第
１切換信号及びＳＷ２入力端子５９から入力する第２切
換信号の切換タイミングをずらして、両信号が共に同じ
レベルの信号であるハイレベルの信号を与え、この期間
に両信号の切換を行うと、クロック切換回路２１から髭
状のクロックは出力されない。例えば、図４（Ｂ）で
は、１８０ｎＳ〜３００ｎＳにおいて、ｆ１端子及びｆ
２端子から入力した２つのクロック信号よりも低い周波
数のクロックパルスが出力されている（丸で囲んだ部
分）。

【００３９】ここで、第１切換信号及び第２切換信号の
切換タイミングをずらして、両信号を共にハイレベルと
する期間（第１の時間）は、図４に示した条件の場合、
高い方の周波数である第２クロック信号（２５ＭＨｚ）
の半周期以上の時間であればよい。しかしながら、第１
切換信号及び第２切換信号を同時にハイレベルとするタ
イミングや、第１クロック信号及び第２クロック信号の
周波数差及び位相差によって、両信号を共にハイレベル
とする時間は変わるため、調整を行う必要がある。

【００４０】このように、本発明のクロック切換回路で
は、従来の回路のように、第１のクロックの位相状態を
検知する必要が全くなく、シンプルな回路構成でクロッ
ク切換時に懸念される、高い周波数のクロックまたはパ
ルスの発生を防ぐことができる。

【００４１】次に、クロック調整回路１１を構成する切
換信号調整回路２２について説明する。図３に示したク
ロック切換回路においては、上記のようにＳＷ１入力端
子５７から入力する第１切換信号と、ＳＷ２入力端子５
９から入力する第２切換信号と、を所定のタイミングで
切り換える必要がある。この場合、第１切換信号及び第
２切換信号の切換を、ＣＰＵ３３の２つのポートを使用
して行うことも可能である。しかし、両信号の切換タイ
ミングの時間差をハード回路で実現すれば、ＣＰＵ３３
のポートの使用を１つで済ませることが可能となり、Ｃ
ＰＵ３３のポートを節約することができる。また、この
ポートの節約は、ＣＰＵの作業量削減、回路規模の縮小
などを実現できる。このようなメリットがあるため、本
発明では、第１切換信号と第２切換信号とを切り換える
切換信号調整回路２２を設けた構成としている。

【００４２】図５は、切換信号調整回路の構成を示した
回路図である。切換信号調整回路２２は、シフトレジス
タ及び第４のＮＯＲゲートを備えている。すなわち、シ
フトレジスタを構成するＤフリップフロップ６１〜６３
と、第４のＮＯＲゲートであるＮＯＲゲート６４と、Ｏ
Ｒゲート６５を備えている。また、切換信号調整回路２
２は、第２クロック信号入力端子（以下、ｆ２入力端子
と称する。）６６、制御信号入力端子（以下、ＳＷ入力
端子と称する。）６７、第１切換信号出力端子（以下、
ＳＷ１出力端子と称する。）６８、及び第２切換信号出
力端子（以下、ＳＷ２出力端子）６９を備えている。

【００４３】ｆ２入力端子６６は、Ｄフリップフロップ
６１〜６３の各クロック端子に接続されている。ＳＷ入
力端子６７は、Ｄフリップフロップ６１のデータ端子及
びＮＯＲゲート６４の一方の入力端子に接続されてい
る。Ｄフリップフロップ６１の出力端子及びＤフリップ
フロップ６２のデータ端子、並びにＤフリップフロップ
６２の出力端子及びＤフリップフロップ６３のデータ端
子は、それぞれ接続されている。また、Ｄフリップフロ
ップ６２の出力端子は、ＮＯＴゲート６５の入力端子に
接続されている。さらに、Ｄフリップフロップ６３の出
力端子は、ＮＯＲゲート６４の他方の入力端子に接続さ
れている。ＮＯＲゲート６４の出力端子は、ＳＷ１出力
端子６８に接続されている。ＮＯＴゲート６５の出力端
子は、ＳＷ２出力端子６９に接続されている。

【００４４】切換信号調整回路２２をこのように構成し
て、ＳＷ端子６７から所定のタイミングで第３切換信号
を入力することで、ＳＷ１出力端子６８及びＳＷ２出力
端子６９からハイレベルの信号を、同時に出力する期間
を設けることができる。なお、第１クロック信号の周波
数と、第２クロック信号の周波数と、の差が大きい場合
は、シフトレジスタの段数をさらに増加させる必要があ
る。

【００４５】図６は、図３に示したクロック切換回路２
１と、図５に示した切換信号調整回路２２と、を結合さ
せた組み合わせ回路２４の構成を示した回路図である。
図６に示したように、組み合わせ回路２４は、切換信号
調整回路２２のＳＷ１出力端子６８及びクロック切換回
路２１のＳＷ１入力端子５７の間を、ＮＯＴゲート７０
を介して接続している。また、切換信号調整回路２２の
ＳＷ２出力端子６９及びクロック切換回路２１のＳＷ２
入力端子５９を直接接続している。さらに、切換信号調
整回路２２のｆ２入力端子６６を、クロック切換回路２
１のｆ２端子５８に接続した構成である。なお、第１切
換信号及び第２切換信号を対比するために、組み合わせ
回路２４においては、ＳＷ１出力端子７１及びＳＷ２出
力端子７２を設けている。

【００４６】図７は、組み合わせ回路２４の各入出力信
号を示したタイミングチャートである。図７には、ｆ１
端子５６に入力する２１ＭＨｚのクロック信号と、ｆ２
端子５８に入力する２５ＭＨｚのクロック信号と、ＳＷ
入力端子６７に入力する制御信号と、ＳＹＳ＿ＣＬＫ端
子６０から出力されるシステムクロック信号と、ＳＷ１
出力端子７１から出力する第１切換信号と、ＳＷ２出力
端子７２から入力する第２切換信号と、を示している。

【００４７】図７に示したように、ＳＹＳ＿ＣＬＫ端子
６０から出力されるクロック信号は、髭状となることは
ない。なお、図７において、ＳＷ１出力端子７１からの
出力信号ＳＷ＿ＯＵＴ１は、ＮＯＲゲート７０で反転す
る前の信号であるため、図７における斜線部が、第１切
換信号及び第２切換信号が共にハイレベルの期間であ
る。

【００４８】次に、クロック調整回路１１を構成する水
平同期信号切換回路２３について説明する。本発明の画
像形成装置１では、前記のように画像無効領域でクロッ
ク信号の切換を行う。そのため、水平同期信号切換回路
２３は、図８に示したような構成としている。図８は、
水平同期信号切換回路の構成を示した回路図である。水
平同期信号切換回路２３は、ＡＮＤゲート８１、Ｄフリ
ップフロップ８２、ＮＯＴゲート８３、ＡＮＤゲート８
４、ＡＮＤゲート８５、ＯＲゲート８６を備えている。
また、第１の水平同期信号入力端子（以下、ＨＳＹＮＣ
＿ｆ１端子と称する。）８７、第２の水平同期信号入力
端子（以下、ＨＳＹＮＣ＿ｆ２端子と称する。）８８、
クロック切換信号入力端子（ＣＬＫ＿ＳＷ端子と称す
る。）８９、制御信号出力端子（以下、ＳＷ出力端子と
称する。）９０、及び水平同期信号出力端子（ＨＳＹＮ
Ｃ端子と称する。）９１を備えている。

【００４９】ＨＳＹＮＣ＿ｆ１端子８７は、ＡＮＤゲー
ト８１の一方の有力端子入力端子、及びＡＮＤゲート８
５の一方の入力端子に接続されている。ＨＳＹＮＣ＿ｆ
２端子８８は、ＡＮＤゲート８１の他方の入力端子、及
びＡＮＤゲート８４の一方の入力端子に接続されてい
る。ＣＬＫ＿ＳＷ端子８９は、Ｄフリップフロップ８２
のデータ端子に接続されている。ＡＮＤゲート８１の出
力端子はＤフリップフロップ８２のクロック端子に接続
されている。Ｄフリップフロップ８２の出力端子は、Ｓ
Ｗ出力端子９０、ＡＮＤゲート８４の他方の端子、及び
ＮＯＴゲート８３の入力端子に接続されている。ＮＯＴ
ゲート８３の出力端子は、ＡＮＤゲート８５の他方の入
力端子に接続されている。ＡＮＤゲート８４の出力端子
及びＡＮＤゲート８５の出力端子は、それぞれＯＲゲー
ト８６の入力端子に接続されている。ＯＲゲート８６の
出力端子は、ＨＳＹＮＣ端子９１に接続されている。

【００５０】上記構成の水平同期信号切換回路２３を用
いることにより、図２（Ｂ）に示した画像無効領域にお
いてクロック信号を切り換えることができるとともに、
水平同期信号も切り換えることができる。

【００５１】図９は、図８に示した水平同期信号切換回
路の各入出力信号波形を示したタイミングチャートであ
る。図９には、ＨＳＹＮＣ＿ｆ１端子８７に入力する第
１の水平同期信号と、ＨＳＹＮＣ＿ｆ２端子８８に入力
する第２の水平同期信号と、ＣＬＫ＿ＳＷ端子８９に入
力するクロック切換信号と、ＳＷ出力端子９０から出力
する制御信号と、ＨＳＹＮＣ端子９１から出力する水平
同期信号と、を示している。

【００５２】図９に示したように、ＨＳＹＮＣ＿ｆ１端
子８７から第１の水平同期信号を入力し、ＨＳＹＮＣ＿
ｆ２端子８８から第２の水平同期信号入力し、ＣＬＫ＿
ＳＷ端子８９から入力した信号を所定のタイミングでハ
イレベルにすることで、第１の水平同期信号及び第２の
水平同期信号が共にハイレベルとなったタイミングで、
ＳＷ出力端子９０からハイレベルの信号が出力される。
またこの時、第１の水平同期信号及び第２の水平同期信
号が切り換えられて、ＨＳＹＮＣ端子９１から切り換え
られた水平同期信号が出力される。

【００５３】図１０は、クロック調整回路の構成を示し
た回路図である。クロック調整回路１１は、図６に示し
た組み合わせ回路２４と、図８に示した水平同期信号切
換回路２３と、を組み合わせて構成されている。すなわ
ち、水平同期信号切換回路２３のＳＷ１出力端子９０
は、組み合わせ回路２４のＳＷ入力端子６７に接続され
ている。

【００５４】図１０に示したクロック調整回路１１にお
いては、図９に基づいて説明したように、第１の水平同
期信号及び第２の水平同期信号が共にハイレベルとなっ
たタイミングでＳＷ１出力端子からハイレベルの信号が
出力され、組み合わせ回路２４のＳＷ入力端子６７に信
号が入力される。そして、第１周波数（２１メガヘル
ツ）の第１クロック信号と、第２周波数（２５メガヘル
ツ）の第２クロック信号と、の切換が行われて、ＳＹＳ
＿ＣＬＫ端子６０から切り換えられたクロック信号が出
力される。このクロック調整回路１１からは、入力する
２つのクロック信号よりも周波数の高い髭状のクロック
信号が出力されないことは、言うまでもない。

【００５５】なお、クロック調整回路１１を構成する各
回路の構成は、飽くまで１例でありこの構成に限るもの
ではない。例えば、図３に示したクロック切換回路２１
においては、ＮＯＲゲート５２及びＮＯＲゲート５４を
ＯＲゲートに置き換え、かつ、ＮＯＲゲート５５をＡＮ
Ｄゲートに置き換えることで、クロック切換回路２１と
同様の動作を行う。

【００５６】また、画像形成装置１において、頻繁にク
ロック信号の切換を行わない場合などは、発振回路１３
及び画像読取装置１２が出力しているクロック信号のう
ち、クロック調整回路１１が選択していない方のクロッ
ク信号を、停止するように構成してもよい。クロック信
号の発振を停止することにより、電子回路から放出され
る電波ノイズを低減することができる。

【００５７】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００５８】(1) 第１周波数の第１クロック信号におけ
る１周期毎の所定タイミングにおける第１クロック信号
に非同期の第１切換信号のレベルに応じて、第１クロッ
ク信号の出力可否を制御する第１クロック回路と、第２
周波数の第２クロック信号における１周期毎の所定タイ
ミングにおける第２クロック信号に非同期の第２切換信
号のレベルに応じて、第２クロック信号の出力可否を制
御する第２クロック回路と、第１クロック回路の出力信
号のレベルと、第２クロック回路の出力信号のレベル
と、に応じて、第１クロック回路の出力信号若しくは第
２クロック回路の出力信号のいずれか一方、または所定
レベルの信号を出力する信号切換回路と、を備え、少な
くとも第１の時間は、上記第１切換信号及び上記第２切
換信号として同じレベルの信号を与えることで、第１ク
ロック信号及び上記第２クロック信号を切り換えるの
で、第１クロック信号と第２クロック信号との切換に際
し、各々の信号レベルがハイレベルまたはロウレベルの
どちらかを検出する必要がなく、クロック切換回路の構
成を簡略化することができる。また、クロック切換回路
からクロック信号を供給する回路を、第１周波数や第２
周波数にて同期動作させることとなるため、回路設計の
際にタイミング検討が容易にできる。さらに、ASICやFP
GAに切換回路を搭載する場合、同期回路となるため、よ
り高い周波数間での周波数切換も容易にできる。

【００５９】(2) クロック切換回路は切換信号調整回路
を備えており、この切換信号調整回路は、前記第１クロ
ック信号及び前記第２クロック信号を切り換える際に、
第３切換信号に応じて、少なくとも第１の時間は、前記
第１切換信号及び前記第２切換信号として同じレベルの
信号を出力するため、両切換信号の切換タイミングの時
間差をハード回路で実現することで、ＣＰＵのポートの
使用を１つで済ませることが可能となり、ＣＰＵのポー
トを節約することができる。また、このポートの節約
は、ＣＰＵの作業量削減、回路規模の縮小などを実現で
きる。

【００６０】(3) 画像形成装置は(1) または(2) に記載
のクロック切換回路を備えており、前記第１クロック信
号出力時の第１の水平同期信号と、前記第２クロック信
号出力時の第２の水平同期信号と、が共に画像無効領域
である場合に、前記第１クロック信号及び前記第２クロ
ック信号の切換を行うので、クロック停止に際しても、
回路が誤動作することを防ぐことができる。

【００６１】(4) 画像形成装置は、第１クロック信号を
出力する第１の発振回路と、第２クロック信号を出力す
る第２の発振回路と、のうち、前記クロック切換回路か
ら出力していないクロック信号を出力する上記発振回路
を停止するので、システムクロックとして画像処理装置
で使用していないクロック信号の発振を停止することに
より、電子回路から放出される電波ノイズを低減でき
る。

【図面の簡単な説明】

【図１】本発明のクロック切換回路を備えた画像形成装
置の概略構成を示したブロック図である。

【図２】（Ａ）は、画像読取装置の概略の構成図であ
り、（Ｂ）は、画像領域及び画像無効領域並びに水平同
期信号（ＨＳＹＮＣ）の関係を示したタイミングチャー
トである。

【図３】クロック切換回路の構成を示した回路図であ
る。

【図４】クロック入力切換回路の各入出力信号を示した
タイミングチャートである。（Ａ）は、ＳＷ１端子及び
ＳＷ２端子から入力された切換信号を同時に切り換えた
場合であり、（Ｂ）は、ＳＷ１端子とＳＷ２端子から入
力された切換信号の切換タイミングを所定時間だけずら
した場合である。

【図５】切換信号調整回路の構成を示した回路図であ
る。

【図６】組み合わせ回路２４の構成を示した回路図であ
る。

【図７】組み合わせ回路２４の各入出力信号を示したタ
イミングチャートである。

【図８】水平同期信号切換回路の構成を示した回路図で
ある

【図９】水平同期信号切換回路の各入出力信号波形を示
したタイミングチャートである。

【図１０】クロック調整回路の構成を示した回路図であ
る。

【符号の説明】 １−画像形成装置 １１−クロック調整回路 １２−画像読取装置 １３ー発振回路 １４−画像処理装置 ２１−クロック切換回路 ２２−切換信号調整回路 ２３−水平同期信号切換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 潤 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 真柴 環 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 谷口 明彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 梶原 準一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B079 BA02 BB04 BC03 DD20 5C062 AA05 AB46 AB47 AC13 BA00 5C074 AA01 DD13 EE05 EE06

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１周波数の第１クロック信号と、第２
   周波数の第２クロック信号と、を切り換えて出力するク
   ロック切換回路であって、 上記第１クロック信号の１周期毎の所定タイミングにお
   ける上記第１クロック信号に非同期の第１切換信号のレ
   ベルに応じて、上記第１クロック信号の出力可否を制御
   する第１クロック回路と、 上記第２クロック信号の１周期毎の所定タイミングにお
   ける上記第２クロック信号に非同期の第２切換信号のレ
   ベルに応じて、上記第２クロック信号の出力可否を制御
   する第２クロック回路と、 上記第１クロック回路の出力信号のレベルと、上記第２
   クロック回路の出力信号のレベルと、に応じて、上記第
   １クロック回路の出力信号若しくは上記第２クロック回
   路の出力信号のいずれか一方、または所定レベルの信号
   を出力する信号切換回路と、を備え、 上記第１クロック信号及び上記第２クロック信号を切り
   換える際に、少なくとも第１の時間は、上記第１切換信
   号及び上記第２切換信号として同じレベルの信号を与え
   ることを特徴とするクロック切換回路。
2. 【請求項２】 前記第１クロック信号及び前記第２クロ
   ック信号を切り換える際に、第３切換信号に応じて、少
   なくとも第１の時間は前記第１切換信号及び前記第２切
   換信号として、同じレベルの信号を出力する切換信号調
   整回路を備えたことを特徴とする請求項１に記載のクロ
   ック切換回路。
3. 【請求項３】 請求項１または２に記載のクロック切換
   回路を備えた画像形成装置であって、 前記第１クロック信号出力時の第１の水平同期信号と、
   前記第２クロック信号出力時の第２の水平同期信号と、
   が共に画像無効領域である場合に、前記第１クロック信
   号及び前記第２クロック信号の切換を行うことを特徴と
   する画像形成装置。
4. 【請求項４】 前記第１クロック信号を出力する第１の
   発振回路と、前記第２クロック信号を出力する第２の発
   振回路と、を備え、 前記クロック切換回路から出力していないクロック信号
   を出力する上記発振回路を停止することを特徴とする請
   求項３に記載の画像形成装置。