JP2005026757A

JP2005026757A - クロック切替回路およびそれを用いた画像処理装置

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Publication number: JP2005026757A
Application number: JP2003187018A
Authority: JP
Inventors: Ryuta Tamura; 竜太田邨
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-01-27

Abstract

【課題】クロック信号が切り替えられる際のパルス状のノイズの発生を抑えつつ，簡易且つ小規模なクロック切替回路を構成すること。
【解決手段】複数のクロック信号Ａ，Ｂのそれぞれについてのクロック切替信号Ｓ１１，Ｓ１２に基づいて上記複数のクロック信号Ａ，Ｂから一つのクロック信号を選択させるクロック選択信号Ｓ２１，Ｓ２２を生成する選択信号生成手段（論理回路２１，２２）と，生成したクロック選択信号をこれに対応するクロック信号に同期して出力し，同期出力された信号Ｓ３１，Ｓ３２に基づいて上記複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路に，上記同期出力された信号を他のクロック信号に対応する上記選択信号生成手段にフィードバックさせる手段を設ける。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は，入力された複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路に関し，特に，クロック切替信号に応じて選択された一つクロック信号を出力するクロック切替回路に関するものである。
【０００２】
【従来の技術】
一般的なデジタルシステムでは，通常，一つのある一定のクロック信号（クロック周波数）に同期してその動作が制御されている。しかし，システムの利用形態が多様化する中，クロック信号の異なる複数のシステム間でデータの交換等が行なわれるようになってきた。また，近年，スキャナ装置やデジタル複写機等の画像処理装置において，原稿画像を読み取るための撮像素子にＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）が用いられるようになった。このＣＭＯＳはクロック信号の周波数に比例して電力を消費するものである。当該画像処理装置には，一定の時間，画像処理がなされなかった場合に供給電圧をセーブして装置を待機状態或いは省電力状態に移行させることにより装置で消費される電力を低減する機能が備えられているが，このような機能が働いた場合であっても，上記ＣＭＯＳ等の電子部品における消費電力は低減され得なかった。
このような場合に，システム相互間のデータ交換を実現するため，或いは上記ＣＭＯＳ等の電子部品での電力消費量を抑制するために，複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路が用いられる。
このような切替回路の一例として，特許文献１に記載されるクロック切替回路がある。かかるクロック切替回路は，クロックを切り替えるための切替信号に応じて，複数のクロック周波数それぞれについてクロックを切り替える状態にあるか否かを検出し，その検出状態を対応するクロック信号に同期させて記録する第１の記憶手段（第１のフリップフロップ）と，複数のクロック周波数のそれぞれについて上記第１の記憶手段に記憶された状態が，対応するクロック信号のみが選択されているかどうかを検出し，その検出状態を記憶する第２の記憶手段（第２のフリップフロップ）とを備え，上記第１の記憶手段と第２の記憶手段に記憶された状態が共通するクロックを選択して出力することによって複数のクロック信号から一つのクロック信号を選択して出力するものである。これにより，クロック信号が切り換わる際のパルス状のノイズの発生を抑え，システムの誤動作の発生を防止している。
【０００３】
【特許文献１】
特開２００２−１１７６８３号公報
【０００４】
しかしながら，上記特許文献１に記載の従来のクロック切替回路では，例えば２つのクロック信号に対してそれぞれ２つの記憶手段（フリップフロップ）を必要とし，あわせて４つの記憶手段（フリップフロップ）を必要とするため回路が複雑化し，更に，比較的規模の大きい素子として知られるフリップフロップを多用するため，回路規模が拡大し，例えばＩＣ化する際の集積度を低下させるという問題がある。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，クロック信号が切り替えられる際のパルス状のノイズの発生を抑えつつも，簡易且つ小規模な回路で構成されるクロック切替回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明は，複数のクロック信号のそれぞれについてのクロック切替信号に基づいて上記複数のクロック信号から一つのクロック信号を選択させるクロック選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成されたクロック選択信号を，該クロック選択信号に対応するクロック信号に同期して出力する同期手段とを備え，上記同期手段により同期して出力された同期クロック選択信号に基づいて上記複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路において，上記同期クロック選択信号を，該同期クロック選択信号に対応するクロック信号以外の他のクロック信号に対応する上記選択信号生成手段にフィードバックするフィードバック手段を具備してなることを特徴とするクロック切替回路として構成されている。これにより，クロック信号が切り替えられる際のパルス状のノイズの発生を抑えるとともに，回路を簡易化することが可能となる。また，回路規模が縮小されるので，該回路をＩＣ化した場合の集積度が向上する。
この場合，上記選択信号生成手段が，上記クロック切替信号と上記フィードバック手段によりフィードバックされたフィードバック信号とに基づいて上記クロック選択信号を生成するものが望ましい。
【０００６】
また，上記同期手段が，上記クロック選択信号に対応するクロック信号の立ち上がり或いは立ち下りに応答して同期させるものであれば，パルス状のノイズの発生を防止するだけでなく，上記クロック選択信号をクロック信号の周波数に容易に同期させることが可能となる。この場合，上記同期手段が，上記複数のクロック信号それぞれに対応するフリップフロップからなることが望ましい。
【０００７】
また，上記クロック切替回路を備えてなる画像処理装置であれば，例えば，省電力状態におけるＣＭＯＳ等の電子部品での消費電力を効果的に低減することが可能となる。
【０００８】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の第１の実施形態を示すクロック切替回路の構成図，図２は図１に示すクロック切替回路のタイミングチャート，図３は本発明の第２の実施形態を示すクロック切替回路の構成図である。
【０００９】
［第１の実施形態］まず，図１に示される本発明の第１の実施形態に係るクロック切替回路について説明する。
図１に示されるクロック切替回路は，論理レベル「１又は０」，或いは電圧レベル「Ｈｉ又はＬｏｗ」で表されたクロック切替信号に応じて，２つのクロック信号Ａ（ｃｌｏｃｋＡ）及びクロック信号Ｂ（ｃｌｏｃｋＢ）から選択された一つのクロック信号（ＣｌｏｃｋＯｕｔ）を出力するクロック切替回路である。該切替回路は，フリップフロップ（以下，「ＦＦ」と略す）１１〜１２と，ＡＮＤ回路２１〜２２，３１〜３２と，ＯＲ回路４１と，ＮＯＴ回路５１，６１，６２，６４とを備えて構成されている。このクロック切替回路に用いられる上記ＦＦ１１〜１２は，クロック信号を入力するクロック端子を有し，このクロック端子に入力されたクロック信号の立ち上がり，或いは立ち下がりに応答して入力された信号を出力する同期形フリップフロップである。尚，上記ＡＮＤ回路２１〜２２は選択信号生成手段の一例であり，ＦＦ１１〜１２は同期手段の一例である。また，以下の説明において，上記論理レベル及び電圧レベルを信号レベルと称し，論理レベル「１」が電圧レベル「Ｈｉ」に対応し，論理レベル「０」が電圧レベル「Ｌｏｗ」に対応するものとして説明する。
【００１０】
ＮＯＴ回路５１は，外部へ出力するクロック信号（ＣｌｏｃｋＯｕｔ）をクロック信号Ａ又はＢのいずれかに切り替えるためのクロック切替信号の原信号（ＣｌｏｃｋＳｅｌｅｃｔ）を反転させる。この反転された信号はクロック信号Ａについてのクロック切替信号Ｓ１１としてＡＮＤ回路２１に入力される。また，この原信号は分岐されてクロック信号Ｂについてのクロック切替信号Ｓ１２としてＡＮＤ回路２２に入力される。
【００１１】
ＡＮＤ回路２１は，上記クロック信号Ａについてのクロック切替信号Ｓ１１と，後述するクロック信号ＢについてのＦＦ１２の出力信号Ｓ３２がＮＯＴ回路６４ｂにより反転された反転信号Ｓ３２′（フィードバック信号に相当）とに基づいて出力信号Ｓ２１（クロック信号Ａについてのクロック選択信号に相当）を生成して出力する。具体的には，上記クロック切替信号Ｓ１１と上記反転信号Ｓ３２′との論理積に応じた出力信号Ｓ２１を出力する。
ＡＮＤ回路２２は，上記クロック信号Ｂについてのクロック切替信号Ｓ１２と，後述するクロック信号ＡについてのＦＦ１１の出力信号Ｓ３１がＮＯＴ回路６４ａにより反転された反転信号Ｓ３１′（フィードバック信号に相当）とに基づいて出力信号Ｓ２２（クロック信号Ｂについてのクロック選択信号に相当）を生成して出力する。具体的には，上記クロック切替信号Ｓ１２と上記反転信号Ｓ３１′との論理積に応じた出力信号Ｓ２２を出力する。
このように，クロック信号Ｂについての上記反転信号Ｓ３２′を該クロック信号Ｂ以外の他のクロック信号Ａに対応するＡＮＤ回路２１にフィードバックし，また，クロック信号Ａについての上記反転信号Ｓ３１′を該クロック信号Ａ以外の他のクロック信号Ｂに対応するＡＮＤ回路２２にフィードバックさせることがフィードバック手段の一例である。
【００１２】
上記出力信号Ｓ２１がＦＦ１１に入力されると，該ＦＦ１１は，上記出力信号Ｓ２１を，この出力信号Ｓ２１に対応するクロック信号Ａに同期して出力する。例えば，ＮＯＴ回路６１により反転されたクロック信号Ａ′（ｃｌｏｃｋＡ′）の立ち上がり，即ち，クロック信号Ａの立ち下りに応答して，上記出力信号Ｓ２１と同じ信号レベルの信号Ｓ３１（クロック信号Ａについての同期クロック選択信号に相当）を出力する。即ち，ＦＦ１１に入力された上記出力信号Ｓ２１が，その入力後のクロック信号Ａ′の次なる立ち上がりまで遅延させられた後に，出力信号Ｓ３１としてＦＦ１１から出力される。
上記出力信号Ｓ２２がＦＦ１２に入力されると，該ＦＦ１２は，上記出力信号Ｓ２２を，この出力信号Ｓ２２に対応するクロック信号Ｂに同期して出力する。例えば，ＮＯＴ回路６２により反転されたクロック信号Ｂ′（ｃｌｏｃｋＢ′）の立ち上がり，即ち，クロック信号Ｂの立ち下りに応答して，上記出力信号Ｓ２２と同じ信号レベルの信号Ｓ３２（クロック信号Ｂについての同期クロック選択信号に相当）を出力する。即ち，ＦＦ１２に入力された上記出力信号Ｓ２２が，その入力後のクロック信号Ｂ′の次なる立ち上がりまで遅延させられた後に，出力信号Ｓ３２としてＦＦ１２から出力される。
【００１３】
ＡＮＤ回路３１は，ＦＦ１１の出力信号Ｓ３１とクロック信号Ａとの論理積に応じた信号Ｓ４１をＯＲ回路４１に出力する。また，ＡＮＤ回路３２は，ＦＦ１２の出力信号Ｓ３２とクロック信号Ｂとの論理積に応じた信号Ｓ４２をＯＲ回路４１に出力する。ＯＲ回路４１は，ＡＮＤ回路３１の出力信号Ｓ４１とＡＮＤ回路３２の出力信号Ｓ４２との論理和に応じたクロック信号（ＣｌｏｃｋＯｕｔ）を出力する。
【００１４】
次に，図２に示すタイミングチャートを参照して，本発明の第１の実施形態に係るクロック切替回路の動作について説明する。尚，本タイミングチャートは，外部に出力されているクロック信号Ａをクロック信号Ｂに切り替え，再度クロック信号Ａに切り替える場合を示している。
【００１５】
時刻Ｔ０では，上記クロック切替回路には，異なる周波数を有するクロック信号Ａ及びＢ，並びに信号レベルが“Ｌｏｗ”のクロック切替信号の原信号（ＣｌｏｃｋＳｅｌｅｃｔ）が入力されており，このとき，クロック信号Ａが外部に出力されている。
【００１６】
ここで，まず，外部への出力信号（ＣｌｏｃｋＯｕｔ）をクロック信号Ａからクロック信号Ｂに切り替える動作について説明する。かかるクロック切替動作は，例えば上記クロック切替回路を備えた不図示の画像形成装置等において切替スイッチ等が操作されることにより，或いは，上記画像形成装置等を制御するＣＰＵ等からなる不図示の制御部等によるクロック切替命令等がなされることにより，上記クロック切替回路へクロック切替信号の原信号が出力されて開始される。
時刻Ｔ１に，クロック切替信号の原信号が“Ｌｏｗ”から“Ｈｉ”になると，ＮＯＴ回路５１により反転された“Ｌｏｗ”レベルのクロック切替信号Ｓ１１がＡＮＤ回路２１に入力され，ＡＮＤ回路２１の出力信号Ｓ２１が“Ｌｏｗ”となり，そして，この“Ｌｏｗ” の出力信号Ｓ２１がＦＦ１１に入力される。
このとき，ＮＯＴ回路６１によりクロック信号Ａが反転されたクロック信号Ａ′の信号レベルは“Ｈｉ”であるため，上記ＦＦ１１に入力された出力信号Ｓ２１の“Ｌｏｗ”信号は，クロック信号Ａ′の信号レベルが“Ｌｏｗ”から“Ｈｉ”に立ち上がるまで，即ち，出力信号Ｓ２１の“Ｌｏｗ”信号が時刻Ｔ１に上記ＦＦ１１に入力されてから時刻Ｔ２までのδｔ_１の間，上記ＦＦ１１により遅延させられる。その後，ＦＦ１１は上記ＡＮＤ回路２１の出力信号と同レベルの“Ｌｏｗ”信号（Ｓ３１）を出力する。出力信号Ｓ３１が“Ｌｏｗ”となると，ＡＮＤ回路３１の出力信号も“Ｌｏｗ”となり，クロック信号Ａの外部への出力が停止する。
【００１７】
また，時刻Ｔ１に，“Ｌｏｗ”から“Ｈｉ”になったクロック切替信号Ｓ１２がＡＮＤ回路２２に入力される。この場合，時刻Ｔ１の時点では，上記ＦＦ１１の出力信号Ｓ３１の信号レベルはまだ“Ｈｉ”である。この“Ｈｉ”レベルの出力信号Ｓ３１は，ＮＯＴ回路Ｓ６４ａにより“Ｌｏｗ”の信号（Ｓ３１′）に反転されるため，ＡＮＤ回路２２の出力信号Ｓ２２は未だ“Ｌｏｗ”のままである。しかし，δｔ_１後の時刻Ｔ２で，ＦＦ１１の出力信号Ｓ３１が“Ｈｉ”から“Ｌｏｗ”となるため，時刻Ｔ２に，ＡＮＤ回路２２の出力信号Ｓ２２は “Ｌｏｗ”から“Ｈｉ”となり，この“Ｈｉ”信号がＦＦ１２に入力される。
このとき，ＮＯＴ回路６２によりクロック信号Ｂが反転されたクロック信号Ｂ′の信号レベルは“Ｌｏｗ”であるため，上記ＦＦ１２に入力された出力信号Ｓ２２の“Ｈｉ”信号は，クロック信号Ｂ′の信号レベルが“Ｌｏｗ”から“Ｈｉ”に立ち上がるまで，即ち，出力信号Ｓ２２の“Ｈｉ”信号が時刻Ｔ１に上記ＦＦ１２に入力されてから時刻Ｔ３までのδｔ_２の間，上記ＦＦ１２により遅延させられる。その後，ＦＦ１２は上記ＡＮＤ回路２２の出力信号と同レベルの“Ｈｉ”信号（Ｓ３２）を出力する。出力信号Ｓ３２が“Ｈｉ”となると，ＡＮＤ回路３２はクロック信号Ｂの周波数に合わせて“Ｈｉ”の信号（Ｓ４２）を出力する。これにより，クロック信号Ｂが外部に出力される。
このように，ＦＦ１１においてδｔ_１だけ遅延され，その後に反転された信号Ｓ３１′がＡＮＤ回路２２に入力されることにより，クロック信号Ａからクロック信号Ｂへ切り替えられる際のパルス状のノイズの発生が抑制され得る。また，このような回路構成とすることにより，従来のクロック切替回路と較べて比較的規模の大きいフリップフロップを削減することが可能となり，その結果，回路規模の縮小化が実現される。
【００１８】
次に，外部への出力信号（ＣｌｏｃｋＯｕｔ）をクロック信号Ｂからクロック信号Ａに切り替える動作について説明する。かかるクロック切替動作は，前記したクロック信号Ａからクロック信号Ｂへのクロック切替動作と同様にして行なわれる。
時刻Ｔ４に，クロック切替信号Ｓ１２が“Ｈｉ”から“Ｌｏｗ”になると，ＡＮＤ回路２２の出力信号Ｓ２２が“Ｌｏｗ”となり，そして，この“Ｌｏｗ”の出力信号Ｓ２２がＦＦ１２に入力される。
このとき，ＮＯＴ回路６２によりクロック信号Ｂが反転されたクロック信号Ｂ′の信号レベルは“Ｌｏｗ”であるため，上記ＦＦ１２に入力された出力信号Ｓ２２の“Ｌｏｗ”信号は，クロック信号Ｂ′の信号レベルが“Ｌｏｗ”から“Ｈｉ”に立ち上がるまで，即ち，出力信号Ｓ２２の“Ｌｏｗ”信号が時刻Ｔ４に上記ＦＦ１２に入力されてから時刻Ｔ３までのδｔ_３の間，上記ＦＦ１２により遅延させられる。その後，ＦＦ１２は上記ＡＮＤ回路２２の出力信号と同レベルの“Ｌｏｗ”信号（Ｓ３２）を出力する。出力信号Ｓ３２が“Ｌｏｗ”となると，ＡＮＤ回路３２の出力信号も“Ｌｏｗ”となり，クロック信号Ｂの外部への出力が停止する。
【００１９】
また，時刻Ｔ４に，ＮＯＴ回路５１により反転された“Ｈｉ”レベルのクロック切替信号Ｓ１１がＡＮＤ回路２１に入力される。この場合，時刻Ｔ４の時点では，上記ＦＦ１２の出力信号Ｓ３２の信号レベルはまだ“Ｈｉ”である。この“Ｈｉ”レベルの出力信号Ｓ３２は，ＮＯＴ回路Ｓ６４ｂにより“Ｌｏｗ”の信号（Ｓ３２′）に反転されるため，ＡＮＤ回路２１の出力信号Ｓ２１は未だ“Ｌｏｗ”のままである。しかし，そのδｔ_３後の時刻Ｔ５で，ＦＦ１２の出力信号Ｓ３２が“Ｈｉ”から“Ｌｏｗ”となるため，時刻Ｔ５に，ＡＮＤ回路２１の出力信号Ｓ２１は“Ｌｏｗ”から“Ｈｉ”となり，この“Ｈｉ”信号がＦＦ１１に入力される。
このとき，ＮＯＴ回路６１によりクロック信号Ａが反転されたクロック信号Ａ′の信号レベルは“Ｈｉ”であるため，上記ＦＦ１１に入力された出力信号Ｓ２１の“Ｈｉ”信号は，クロック信号Ａ′の信号レベルが“Ｌｏｗ”から“Ｈｉ”に立ち上がるまで，即ち，出力信号Ｓ２１の“Ｈｉ”信号が時刻Ｔ５に上記ＦＦ１１に入力されてから時刻Ｔ６までのδｔ_４の間，上記ＦＦ１１により遅延させられる。その後，ＦＦ１１は上記ＡＮＤ回路２１の出力信号と同レベルの“Ｈｉ”信号（Ｓ３１）を出力する。出力信号Ｓ３１が“Ｈｉ”となると，ＡＮＤ回路３１はクロック信号Ａの周波数に合わせて“Ｈｉ”の信号（Ｓ４１）を出力する。これにより，クロック信号Ａが外部に出力される。
このように，ＦＦ１２においてδｔ_３だけ遅延され，その後に反転された信号Ｓ３２′がＡＮＤ回路２１に入力されることにより，クロック信号Ｂからクロック信号Ａへ切り替えられる際のパルス状のノイズの発生が抑制されるとともに，従来のクロック切替回路と較べて比較的規模の大きいフリップフロップを削減することが可能となり，その結果，回路規模の縮小化が実現される。
【００２０】
［第２の実施形態］次に，図３に示される本発明の第２の実施形態に係るクロック切替回路について説明する。
図２に示されるクロック切替回路は，３つのクロック信号Ａ，Ｂ，Ｃのそれぞれのクロック切替信号に応じて，上記３つのクロック信号Ａ（ｃｌｏｃｋＡ），Ｂ（ｃｌｏｃｋＢ），Ｃ（ｃｌｏｃｋＢ）から選択された一つのクロック信号（ＣｌｏｃｋＯｕｔ）を出力するクロック切替回路である。該切替回路は，フリップフロップ（以下，「ＦＦ」と略す）１１〜１３と，ＡＮＤ回路２１〜２３，３１〜３３と，ＯＲ回路４１と，デコーダ５２と，ＮＯＴ回路６１〜６４とを備えて構成されている。このクロック切替回路に用いられる上記ＦＦ１１〜１３も，前記第１の実施の形態と同じく，クロック信号を入力するクロック端子を有し，このクロック端子に入力されたクロック信号の立ち上がり，或いは立ち下がりに応答して入力された信号を出力する同期形フリップフロップである。尚，上記ＡＮＤ回路２１〜２３は選択信号生成手段の一例であり，ＦＦ１１〜１３は同期手段の一例である。また，以下の説明においても，上記論理レベル及び電圧レベルを信号レベルと称し，論理レベル「１」が電圧レベル「Ｈｉ」に対応し，論理レベル「０」が電圧レベル「Ｌｏｗ」に対応するものとして説明する。尚，ＦＦ１１〜１３，ＯＲ回路４１，ＮＯＴ回路６１〜６４の説明，及び第２の実施の形態におけるクロック切替動作の説明については，前記した第１の実施の形態と同様であるため，前記第１の実施の形態における説明を参照していただきたい。
【００２１】
デコーダ５２は，上記クロック信号Ａ，Ｂ，Ｃそれぞれについての複数のクロック切替信号がコード化されて１つのビット信号として上記クロック切替回路に出力された場合に，コード化された信号（ＣｌｏｃｋＳｅｌｅｃｔ）を元のクロック切替信号に複合して，複合された複数のクロック切替信号を，それぞれのクロック信号Ａ，Ｂ，Ｃに対応するＡＮＤ回路２１〜２３に出力する。
【００２２】
ＡＮＤ回路２１は，上記クロック信号Ａについてのクロック切替信号Ｓ１１と，クロック信号ＢについてのＦＦ１２の出力信号Ｓ３２がＮＯＴ回路６４ｂにより反転された反転信号Ｓ３２′（フィードバック信号に相当）と，クロック信号ＣについてのＦＦ１３の出力信号Ｓ３３がＮＯＴ回路６４ｃにより反転された反転信号Ｓ３３′（フィードバック信号に相当）とに基づいて出力信号Ｓ２１（クロック信号Ａについてのクロック選択信号に相当）を生成して出力する。具体的には，上記クロック切替信号Ｓ１１と上記反転信号Ｓ３２′と上記反転信号Ｓ３３′との論理積に応じた出力信号Ｓ２１を出力する。
ＡＮＤ回路２２は，上記クロック信号Ｂについてのクロック切替信号Ｓ１２と，クロック信号ＡについてのＦＦ１１の出力信号Ｓ３１がＮＯＴ回路６４ａにより反転された反転信号Ｓ３１′（フィードバック信号に相当）と，クロック信号ＣについてのＦＦ１３の出力信号Ｓ３３がＮＯＴ回路６４ｃにより反転された反転信号Ｓ３３′（フィードバック信号に相当）とに基づいて出力信号Ｓ２２（クロック信号Ｂについてのクロック選択信号に相当）を生成して出力する。具体的には，上記クロック切替信号Ｓ１２と上記反転信号Ｓ３１′と上記反転信号Ｓ３３′との論理積に応じた出力信号Ｓ２２を出力する。
ＡＮＤ回路２３は，上記クロック信号Ｃについてのクロック切替信号Ｓ１３と，クロック信号ＡについてのＦＦ１１の出力信号Ｓ３１がＮＯＴ回路６４ａにより反転された反転信号Ｓ３１′（フィードバック信号に相当）と，クロック信号ＢについてのＦＦ１２の出力信号Ｓ３２がＮＯＴ回路６４ｂにより反転された反転信号Ｓ３２′（フィードバック信号に相当）とに基づいて出力信号Ｓ２３（クロック信号Ｃについてのクロック選択信号に相当）を生成して出力する。具体的には，上記クロック切替信号Ｓ１３と上記反転信号Ｓ３１′と上記反転信号Ｓ３２′との論理積に応じた出力信号Ｓ２３を出力する。
このように，クロック信号Ｂ及びＣについての上記反転信号Ｓ３２′，Ｓ３３′を該クロック信号Ｂ，Ｃ以外の他のクロック信号Ａに対応するＡＮＤ回路２１にフィードバックし，また，クロック信号Ａ及びＣについての上記反転信号Ｓ３１′，Ｓ３３′を該クロック信号Ａ，Ｃ以外の他のクロック信号Ｂに対応するＡＮＤ回路２２にフィードバックし，そして，クロック信号Ａ及びＢについての上記反転信号Ｓ３１′，Ｓ３２′を該クロック信号Ａ，Ｂ以外の他のクロック信号Ｃに対応するＡＮＤ回路２３にフィードバックさせることがフィードバック手段の一例である。
【００２３】
【発明の効果】
以上説明したように，本発明は，複数のクロック信号のそれぞれについてのクロック切替信号に基づいて上記複数のクロック信号から一つのクロック信号を選択させるクロック選択信号を生成する選択信号生成手段と，生成したクロック選択信号をこれに対応するクロック信号に同期して出力し，同期出力された信号に基づいて上記複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路に，上記同期出力された信号を他のクロック信号に対応する上記選択信号生成手段にフィードバックするよう構成されているので，クロック信号が切り替えられる際のパルス状のノイズの発生を抑えるとともに，回路を簡易化することが可能となる。
また，かかるクロック切替回路を画像処理装置に適用させることで，画像処理装置が省電力状態に移行した場合に，ＣＭＯＳ等の電子部品において消費される電力を効果的に低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック切替回路の構成図。
【図２】図１に示すクロック切替回路のタイミングチャート。
【図３】本発明の第２の実施形態を示すクロック切替回路の構成図。
【符号の説明】
１１〜１３…フリップフロップ
２１〜２３…ＡＮＤ回路
３１〜３３…ＡＮＤ回路
４１…ＯＲ回路
５１…ＮＯＴ回路
５２…デコーダ
６１〜６４…ＮＯＴ回路

Claims

複数のクロック信号のそれぞれについてのクロック切替信号に基づいて上記複数のクロック信号から一つのクロック信号を選択させるクロック選択信号を生成する選択信号生成手段と，
上記選択信号生成手段により生成されたクロック選択信号を，該クロック選択信号に対応するクロック信号に同期して出力する同期手段とを備え，
上記同期手段により同期して出力された同期クロック選択信号に基づいて上記複数のクロック信号から一つのクロック信号を選択して出力するクロック切替回路において，
上記同期クロック選択信号を，該同期クロック選択信号に対応するクロック信号以外の他のクロック信号に対応する上記選択信号生成手段にフィードバックするフィードバック手段を具備してなることを特徴とするクロック切替回路。
上記選択信号生成手段が，上記クロック切替信号と上記フィードバック手段によりフィードバックされたフィードバック信号とに基づいて上記クロック選択信号を生成するものである請求項１に記載のクロック切替回路。
上記同期手段が，上記クロック選択信号に対応するクロック信号の立ち上がり或いは立ち下りに応答して同期させるものである１又は２に記載のクロック切替回路。
上記同期手段が，上記複数のクロック信号それぞれに対応するフリップフロップからなるものである請求項１〜３のいずれかに記載のクロック切替回路
請求項１〜４のクロック切替回路を備えてなる画像処理装置。