JP2898450B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2898450B2 JP2898450B2 JP3270806A JP27080691A JP2898450B2 JP 2898450 B2 JP2898450 B2 JP 2898450B2 JP 3270806 A JP3270806 A JP 3270806A JP 27080691 A JP27080691 A JP 27080691A JP 2898450 B2 JP2898450 B2 JP 2898450B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より詳しくは、外部入力信号の遷移を検知して内部
同期信号(ＡＴＤ信号)を発生させ、このＡＴＤ信号の発
生タイミングに同期して各部を動作させる内部同期式の
半導体記憶装置に関する。
し、より詳しくは、外部入力信号の遷移を検知して内部
同期信号(ＡＴＤ信号)を発生させ、このＡＴＤ信号の発
生タイミングに同期して各部を動作させる内部同期式の
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の内部同期式半導体記憶装
置としては、図３に示すようなものがある。この半導体
記憶装置は、メモリアレイ,デコーダ,読みだし書き込み
回路などを有する内部回路１０１と、外部入力信号を受
ける入力バッファ１０２,１０３,１０４と、ＡＴＤ信号
を発生する内部同期信号発生回路(ＡＴＤ発生回路)１０
５,１０６,１０７と、上記内部回路１０１を非活性化す
る信号(ＡＰＤ信号)を発生させる非活性化信号発生回路
(ＡＰＤ発生回路)１１０を備えている。ＡＰＤ発生回路
１１０は、１つのリセット回路１１１と１つのディレイ
回路１１２とからなり、リセット回路１１１の出力信号
ＡＰＤ０がＡＰＤ発生回路１１０全体の出力信号として
出力される。
置としては、図３に示すようなものがある。この半導体
記憶装置は、メモリアレイ,デコーダ,読みだし書き込み
回路などを有する内部回路１０１と、外部入力信号を受
ける入力バッファ１０２,１０３,１０４と、ＡＴＤ信号
を発生する内部同期信号発生回路(ＡＴＤ発生回路)１０
５,１０６,１０７と、上記内部回路１０１を非活性化す
る信号(ＡＰＤ信号)を発生させる非活性化信号発生回路
(ＡＰＤ発生回路)１１０を備えている。ＡＰＤ発生回路
１１０は、１つのリセット回路１１１と１つのディレイ
回路１１２とからなり、リセット回路１１１の出力信号
ＡＰＤ０がＡＰＤ発生回路１１０全体の出力信号として
出力される。
【０００３】この半導体記憶装置は外部入力信号、すな
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図４に示すように、時刻t0にＩ／Ｏ信号が遷移
したとすると、図３に示したＩ／Ｏバッファ１０４を介
してＡＴＤ発生回路１０７が時刻t1にＡＴＤ信号を発生
する。このＡＴＤ信号が発生したタイミング(時刻t1)
で、内部回路１０１が動作を開始し、活性状態となる。
一方、時刻t1に、論理和回路１０８を介してＡＰＤ発生
回路１１０がＡＴＤ信号を受ける。リセット回路１１１
は、上記ＡＴＤ信号を受けて直ちに出力信号ＡＰＤ０を
高(Ｈ)レベルにして維持する。また、遅延回路(ディレ
イ回路)１１２が、リセット回路１１１の出力信号(上記
ＡＰＤ０と同じ内容を表す)ＲＥを時刻t1に受けて、受
けてから遅延時間tdが経過した時に遅延信号ＤＬを出力
する。リセット回路１１１は、この遅延信号ＤＬを受け
て、直ちに上記出力信号ＡＰＤ０を低(Ｌ)レベルにして
維持する。このＬレベルの出力信号がＡＰＤ信号とな
る。そして、ＡＰＤ信号が出力されたタイミング(図４
に示す時刻t2)で、活性状態にある内部回路１０１が非
活性化される。／ＣＥ信号又はアドレス入力信号,／Ｗ
Ｅ信号が遷移したときも、この半導体記憶装置は同様の
タイミングで動作する。すなわち、／ＣＥ信号が遷移し
たときはアドレス入力バッファ１０２を介してＡＴＤ発
生回路１０５が時刻t1に、／ＷＥ信号が遷移したときは
／ＷＥ入力バッファ１０３を介してＡＴＤ発生回路１０
６が時刻t1にそれぞれＡＴＤ信号を発生する。そして、
上記遅延時間td経過後の同一時刻t2にＡＰＤ発生回路１
１０がＡＰＤ信号を発生し、内部回路１０１が非活性化
される。このように、従来は、各外部入力信号が遷移し
てから常に一定期間経過後(時刻t2)に内部回路１０１を
非活性化している。これにより、内部回路１０１に無用
な直流電流が流れ続けるのを防止して、省電力化を図っ
ている。
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図４に示すように、時刻t0にＩ／Ｏ信号が遷移
したとすると、図３に示したＩ／Ｏバッファ１０４を介
してＡＴＤ発生回路１０７が時刻t1にＡＴＤ信号を発生
する。このＡＴＤ信号が発生したタイミング(時刻t1)
で、内部回路１０１が動作を開始し、活性状態となる。
一方、時刻t1に、論理和回路１０８を介してＡＰＤ発生
回路１１０がＡＴＤ信号を受ける。リセット回路１１１
は、上記ＡＴＤ信号を受けて直ちに出力信号ＡＰＤ０を
高(Ｈ)レベルにして維持する。また、遅延回路(ディレ
イ回路)１１２が、リセット回路１１１の出力信号(上記
ＡＰＤ０と同じ内容を表す)ＲＥを時刻t1に受けて、受
けてから遅延時間tdが経過した時に遅延信号ＤＬを出力
する。リセット回路１１１は、この遅延信号ＤＬを受け
て、直ちに上記出力信号ＡＰＤ０を低(Ｌ)レベルにして
維持する。このＬレベルの出力信号がＡＰＤ信号とな
る。そして、ＡＰＤ信号が出力されたタイミング(図４
に示す時刻t2)で、活性状態にある内部回路１０１が非
活性化される。／ＣＥ信号又はアドレス入力信号,／Ｗ
Ｅ信号が遷移したときも、この半導体記憶装置は同様の
タイミングで動作する。すなわち、／ＣＥ信号が遷移し
たときはアドレス入力バッファ１０２を介してＡＴＤ発
生回路１０５が時刻t1に、／ＷＥ信号が遷移したときは
／ＷＥ入力バッファ１０３を介してＡＴＤ発生回路１０
６が時刻t1にそれぞれＡＴＤ信号を発生する。そして、
上記遅延時間td経過後の同一時刻t2にＡＰＤ発生回路１
１０がＡＰＤ信号を発生し、内部回路１０１が非活性化
される。このように、従来は、各外部入力信号が遷移し
てから常に一定期間経過後(時刻t2)に内部回路１０１を
非活性化している。これにより、内部回路１０１に無用
な直流電流が流れ続けるのを防止して、省電力化を図っ
ている。
【０００４】
【発明が解決しようとする課題】ところで、上記各外部
入力信号Ｉ／Ｏ信号、／ＷＥ信号、／ＣＥ信号又はアド
レス入力信号が遷移した場合、内部回路１０１は、図４
に示すように実際にはそれぞれ異なる時刻ｔａ，ｔｂ，
ｔｃに動作を完了する。これに応じて、ＡＰＤ発生回路
１１０がＡＰＤ信号を発生する時刻ｔ２は、内部回路１
０１が一番遅く動作を完了する時刻ｔｃ、すなわち／Ｃ
Ｅ信号またはアドレス信号が遷移した場合に合わせられ
ている。しかしながら、Ｉ／Ｏ信号が遷移した場合は、
内部回路１０１が動作を完了するのは、時刻ｔ２よりも
早い時刻ｔａである。このため、従来の半導体記憶装置
は、（ｔ２−ｔａ）の期間中、無駄な電力を消費する。
同様に、／ＷＥ信号が遷移したときは、内部回路１０１
が動作を完了するのは時刻ｔｂであり、（ｔ２−ｔｂ）
の期間中、無駄な電力を消費する。このように、従来の
半導体記憶装置では、内部回路１０１が常に一定期間経
過後に（最も遅く動作完了する場合に合わせて）非活性
化されるため、無駄な電力を消費しているという問題が
ある。
入力信号Ｉ／Ｏ信号、／ＷＥ信号、／ＣＥ信号又はアド
レス入力信号が遷移した場合、内部回路１０１は、図４
に示すように実際にはそれぞれ異なる時刻ｔａ，ｔｂ，
ｔｃに動作を完了する。これに応じて、ＡＰＤ発生回路
１１０がＡＰＤ信号を発生する時刻ｔ２は、内部回路１
０１が一番遅く動作を完了する時刻ｔｃ、すなわち／Ｃ
Ｅ信号またはアドレス信号が遷移した場合に合わせられ
ている。しかしながら、Ｉ／Ｏ信号が遷移した場合は、
内部回路１０１が動作を完了するのは、時刻ｔ２よりも
早い時刻ｔａである。このため、従来の半導体記憶装置
は、（ｔ２−ｔａ）の期間中、無駄な電力を消費する。
同様に、／ＷＥ信号が遷移したときは、内部回路１０１
が動作を完了するのは時刻ｔｂであり、（ｔ２−ｔｂ）
の期間中、無駄な電力を消費する。このように、従来の
半導体記憶装置では、内部回路１０１が常に一定期間経
過後に（最も遅く動作完了する場合に合わせて）非活性
化されるため、無駄な電力を消費しているという問題が
ある。
【０００５】そこで、この発明の目的は、従来よりも一
層省電力化を推進できる半導体記憶装置を提供すること
にある。
層省電力化を推進できる半導体記憶装置を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体記憶装置は、複数種類の外
部入力信号の遷移を検知して内部同期信号発生回路に内
部同期信号を発生させ、この内部同期信号の発生タイミ
ングに同期して内部回路に動作を開始させるとともに所
定期間経過後に非活性化信号発生回路に非活性化信号を
発生させ、動作完了した上記内部回路を上記非活性化信
号によって非活性化する半導体記憶装置において、上記
非活性化信号発生回路は、上記外部入力信号の種類ごと
に、上記内部同期信号を受けてからその外部入力信号の
種類に応じた遅延時間が経過したとき遅延信号を出力す
る遅延回路を備えるとともに、上記遅延回路のうちのい
ずれかから遅延信号を受けたとき、受けたタイミングで
上記非活性化信号を発生するリセット回路を備えること
を特徴としている。また、請求項２に記載の半導体記憶
装置は、請求項１に記載の半導体記憶装置において、上
記外部入力信号は、チップイネーブル信号またはアドレ
ス入力信号、ライトイネーブル信号、および入出力信号
であり、上記チップイネーブル信号またはアドレス入力
信号に応じた遅延時間（td1）、上記ライトイネーブル
信号に応じた遅延時間（td2）、および入出力信号に応
じた遅延時間（td3）の間には、 td1＞td2＞td3 なる関係があることを特徴としている。
め、請求項１に記載の半導体記憶装置は、複数種類の外
部入力信号の遷移を検知して内部同期信号発生回路に内
部同期信号を発生させ、この内部同期信号の発生タイミ
ングに同期して内部回路に動作を開始させるとともに所
定期間経過後に非活性化信号発生回路に非活性化信号を
発生させ、動作完了した上記内部回路を上記非活性化信
号によって非活性化する半導体記憶装置において、上記
非活性化信号発生回路は、上記外部入力信号の種類ごと
に、上記内部同期信号を受けてからその外部入力信号の
種類に応じた遅延時間が経過したとき遅延信号を出力す
る遅延回路を備えるとともに、上記遅延回路のうちのい
ずれかから遅延信号を受けたとき、受けたタイミングで
上記非活性化信号を発生するリセット回路を備えること
を特徴としている。また、請求項２に記載の半導体記憶
装置は、請求項１に記載の半導体記憶装置において、上
記外部入力信号は、チップイネーブル信号またはアドレ
ス入力信号、ライトイネーブル信号、および入出力信号
であり、上記チップイネーブル信号またはアドレス入力
信号に応じた遅延時間（td1）、上記ライトイネーブル
信号に応じた遅延時間（td2）、および入出力信号に応
じた遅延時間（td3）の間には、 td1＞td2＞td3 なる関係があることを特徴としている。
【０００７】
【作用】請求項１の半導体記憶装置では、非活性化信号
発生回路を構成する各遅延回路が遅延信号を出力するタ
イミングは、遷移した外部入力信号の種類に応じて内部
回路が動作を完了する時刻に合わせて設定される。した
がって、複数種類の外部入力信号のうちいずれが遷移し
た場合であっても、内部回路が動作を完了した後、非活
性化信号発生回路によって直ちにＡＰＤ信号が作成さ
れ、直ちに内部回路が非活性化される。したがって、従
来に比して無駄な電力が消費されなくなり、省電力化が
推進される。また、請求項２の半導体記憶装置では、外
部入力信号の種類に応じて、各遅延回路の遅延時間が適
切に設定されているので、円滑な動作が可能となる。
発生回路を構成する各遅延回路が遅延信号を出力するタ
イミングは、遷移した外部入力信号の種類に応じて内部
回路が動作を完了する時刻に合わせて設定される。した
がって、複数種類の外部入力信号のうちいずれが遷移し
た場合であっても、内部回路が動作を完了した後、非活
性化信号発生回路によって直ちにＡＰＤ信号が作成さ
れ、直ちに内部回路が非活性化される。したがって、従
来に比して無駄な電力が消費されなくなり、省電力化が
推進される。また、請求項２の半導体記憶装置では、外
部入力信号の種類に応じて、各遅延回路の遅延時間が適
切に設定されているので、円滑な動作が可能となる。
【０００８】
【実施例】以下、この発明の半導体記憶装置を図示の実
施例により詳細に説明する。
施例により詳細に説明する。
【０００９】図１に示すように、この半導体記憶装置
は、メモリアレイ，デコーダ，読みだし書き込み回路な
どを有する内部回路１と、外部入力信号を受ける入力バ
ッファ２，３，４と、ＡＴＤ信号を発生する内部同期信
号発生回路（ＡＴＤ発生回路）５，６，７と、上記内部
回路１を非活性化する信号（ＡＰＤ信号）を発生させる
非活性化信号発生回路（ＡＰＤ発生回路）１０を備えて
いる。ＡＰＤ発生回路１０は、３つのリセット回路１
１，１２，１３と、３つの遅延回路（ディレイ回路）１
４，１５，１６と、論理和回路１７からなっている。各
リセット回路１１，１２，１３の出力信号ＡＰＤ１，Ａ
ＰＤ２，ＡＰＤ３が上記論理和回路１７を通して、ＡＰ
Ｄ発生回路１０全体の出力信号として出力される。各遅
延回路１４，１５，１６はそれぞれ異なる遅延時間ｔｄ
１，ｔｄ２，ｔｄ３（ｔｄ１ ＞ｔｄ２ ＞ｔｄ３）を有し
ている。
は、メモリアレイ，デコーダ，読みだし書き込み回路な
どを有する内部回路１と、外部入力信号を受ける入力バ
ッファ２，３，４と、ＡＴＤ信号を発生する内部同期信
号発生回路（ＡＴＤ発生回路）５，６，７と、上記内部
回路１を非活性化する信号（ＡＰＤ信号）を発生させる
非活性化信号発生回路（ＡＰＤ発生回路）１０を備えて
いる。ＡＰＤ発生回路１０は、３つのリセット回路１
１，１２，１３と、３つの遅延回路（ディレイ回路）１
４，１５，１６と、論理和回路１７からなっている。各
リセット回路１１，１２，１３の出力信号ＡＰＤ１，Ａ
ＰＤ２，ＡＰＤ３が上記論理和回路１７を通して、ＡＰ
Ｄ発生回路１０全体の出力信号として出力される。各遅
延回路１４，１５，１６はそれぞれ異なる遅延時間ｔｄ
１，ｔｄ２，ｔｄ３（ｔｄ１ ＞ｔｄ２ ＞ｔｄ３）を有し
ている。
【００１０】この半導体記憶装置は外部入力信号、すな
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図２に示すように、時刻t0に／ＣＥ信号が遷移
したとすると、図１に示した／ＣＥ入力バッファ２を介
してＡＴＤ発生回路５が時刻t1にＡＴＤ信号を発生す
る。このＡＴＤ信号が発生したタイミング(時刻t1)で、
内部回路１が動作を開始し、活性状態となる。一方、時
刻t1に、ＡＰＤ発生回路１０内のリセット回路１１が上
記ＡＴＤ信号を受ける。リセット回路１１は、上記ＡＴ
Ｄ信号を受けて直ちに出力信号ＡＰＤ１を高(Ｈ)レベル
にして維持する。このＨレベルの信号は論理和回路１７
を通してＡＰＤ発生回路１０の出力信号として出力され
る。また、遅延回路(ディレイ回路)１４が、リセット回
路１１の出力信号(上記出力信号ＡＰＤ１と同じ内容を
表す）ＲＥ１を時刻ｔ１に受けて、受けてから遅延時間
td1が経過した時に遅延信号ＤＬ１を出力する。リセッ
ト回路１１は、この遅延信号ＤＬ１を受けて、直ちに上
記出力信号ＡＰＤ１を低(Ｌ)レベルにして維持する。こ
のＬレベルの出力信号ＡＰＤ１が論理和回路１７を通し
てＡＰＤ信号となる。ここで、予め上記遅延時間td1を
調節することにより、遅延回路１４が上記遅延信号ＤＬ
１を出力するタイミングを上記／ＣＥ信号遷移による動
作完了直後の時刻t21に合わせて設定しておく。これに
より、内部回路１は、上記／ＣＥ信号遷移による動作完
了直後に非活性化される。
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図２に示すように、時刻t0に／ＣＥ信号が遷移
したとすると、図１に示した／ＣＥ入力バッファ２を介
してＡＴＤ発生回路５が時刻t1にＡＴＤ信号を発生す
る。このＡＴＤ信号が発生したタイミング(時刻t1)で、
内部回路１が動作を開始し、活性状態となる。一方、時
刻t1に、ＡＰＤ発生回路１０内のリセット回路１１が上
記ＡＴＤ信号を受ける。リセット回路１１は、上記ＡＴ
Ｄ信号を受けて直ちに出力信号ＡＰＤ１を高(Ｈ)レベル
にして維持する。このＨレベルの信号は論理和回路１７
を通してＡＰＤ発生回路１０の出力信号として出力され
る。また、遅延回路(ディレイ回路)１４が、リセット回
路１１の出力信号(上記出力信号ＡＰＤ１と同じ内容を
表す）ＲＥ１を時刻ｔ１に受けて、受けてから遅延時間
td1が経過した時に遅延信号ＤＬ１を出力する。リセッ
ト回路１１は、この遅延信号ＤＬ１を受けて、直ちに上
記出力信号ＡＰＤ１を低(Ｌ)レベルにして維持する。こ
のＬレベルの出力信号ＡＰＤ１が論理和回路１７を通し
てＡＰＤ信号となる。ここで、予め上記遅延時間td1を
調節することにより、遅延回路１４が上記遅延信号ＤＬ
１を出力するタイミングを上記／ＣＥ信号遷移による動
作完了直後の時刻t21に合わせて設定しておく。これに
より、内部回路１は、上記／ＣＥ信号遷移による動作完
了直後に非活性化される。
【００１１】次に、／ＷＥ信号が遷移したとき、この半
導体記憶装置は同様の流れで、タイミングを変えて動作
する。時刻t0に／ＷＥ信号が遷移したとき、上に述べた
のと同様に、まず／ＷＥ入力バッファ３を介してＡＴＤ
発生回路６が時刻t1にＡＴＤ信号を発生する。このＡＴ
Ｄ信号が発生したタイミング(時刻t1)で、内部回路１が
動作を開始し、活性状態となる。一方、時刻t1に、ＡＰ
Ｄ発生回路１０内のリセット回路１２が上記ＡＴＤ信号
を受ける。リセット回路１２は、上記ＡＴＤ信号を受け
て直ちに出力信号ＡＰＤ２を高(Ｈ)レベルにして維持す
る。このＨレベルの信号は論理和回路１７を通してＡＰ
Ｄ発生回路１０の出力信号として出力される。また、遅
延回路(ディレイ回路)１５が、リセット回路１２の出力
信号(上記出力信号ＡＰＤ２と同じ内容を表す)ＲＥ２を
時刻t1に受けて、受けてから遅延時間td2が経過した時
に遅延信号ＤＬ２を出力する。リセット回路１２は、こ
の遅延信号ＤＬ２を受けて、直ちに上記出力信号ＡＰＤ
２を低(Ｌ)レベルにして維持する。このＬレベルの出力
信号ＡＰＤ２が論理和回路１７を通してＡＰＤ信号とな
る。ここで、予め上記遅延時間td2を調節することによ
り、遅延回路１５が上記遅延信号ＤＬ２を出力するタイ
ミングを上記／ＷＥ信号遷移による動作完了直後の時刻
t22に合わせて設定しておく。これにより、内部回路１
は、上記／ＷＥ信号遷移による動作完了直後に非活性化
される。
導体記憶装置は同様の流れで、タイミングを変えて動作
する。時刻t0に／ＷＥ信号が遷移したとき、上に述べた
のと同様に、まず／ＷＥ入力バッファ３を介してＡＴＤ
発生回路６が時刻t1にＡＴＤ信号を発生する。このＡＴ
Ｄ信号が発生したタイミング(時刻t1)で、内部回路１が
動作を開始し、活性状態となる。一方、時刻t1に、ＡＰ
Ｄ発生回路１０内のリセット回路１２が上記ＡＴＤ信号
を受ける。リセット回路１２は、上記ＡＴＤ信号を受け
て直ちに出力信号ＡＰＤ２を高(Ｈ)レベルにして維持す
る。このＨレベルの信号は論理和回路１７を通してＡＰ
Ｄ発生回路１０の出力信号として出力される。また、遅
延回路(ディレイ回路)１５が、リセット回路１２の出力
信号(上記出力信号ＡＰＤ２と同じ内容を表す)ＲＥ２を
時刻t1に受けて、受けてから遅延時間td2が経過した時
に遅延信号ＤＬ２を出力する。リセット回路１２は、こ
の遅延信号ＤＬ２を受けて、直ちに上記出力信号ＡＰＤ
２を低(Ｌ)レベルにして維持する。このＬレベルの出力
信号ＡＰＤ２が論理和回路１７を通してＡＰＤ信号とな
る。ここで、予め上記遅延時間td2を調節することによ
り、遅延回路１５が上記遅延信号ＤＬ２を出力するタイ
ミングを上記／ＷＥ信号遷移による動作完了直後の時刻
t22に合わせて設定しておく。これにより、内部回路１
は、上記／ＷＥ信号遷移による動作完了直後に非活性化
される。
【００１２】また、時刻t0にＩ／Ｏ信号が遷移したとき
は、まずＩ／Ｏバッファ４を介してＡＴＤ発生回路７が
時刻t1にＡＴＤ信号を発生する。このＡＴＤ信号が発生
したタイミング(時刻t1)で、内部回路１が動作を開始
し、活性状態となる。一方、時刻t1に、ＡＰＤ発生回路
１０内のリセット回路１３が上記ＡＴＤ信号を受ける。
リセット回路１３は、上記ＡＴＤ信号を受けて直ちに出
力信号ＡＰＤ３を高(Ｈ)レベルにして維持する。このＨ
レベルの信号は論理和回路１７を通してＡＰＤ発生回路
１０の出力信号として出力される。また、遅延回路(デ
ィレイ回路)１６が、リセット回路１３の出力信号(上記
出力信号ＡＰＤ３と同じ内容を表す)ＲＥ３を時刻t1に
受けて、受けてから遅延時間td3が経過した時に遅延信
号ＤＬ３を出力する。リセット回路１３は、この遅延信
号ＤＬ３を受けて、直ちに上記出力信号ＡＰＤ３を低
(Ｌ)レベルにして維持する。このＬレベルの出力信号Ａ
ＰＤ３が論理和回路１７を通してＡＰＤ信号となる。こ
こで、予め上記遅延時間td3を調節することにより、遅
延回路１６が上記遅延信号ＤＬ３を出力するタイミング
を上記Ｉ／Ｏ信号遷移による動作完了直後の時刻t23に
合わせて設定しておく。これにより、内部回路１は、上
記Ｉ／Ｏ信号遷移による動作完了直後に非活性化され
る。
は、まずＩ／Ｏバッファ４を介してＡＴＤ発生回路７が
時刻t1にＡＴＤ信号を発生する。このＡＴＤ信号が発生
したタイミング(時刻t1)で、内部回路１が動作を開始
し、活性状態となる。一方、時刻t1に、ＡＰＤ発生回路
１０内のリセット回路１３が上記ＡＴＤ信号を受ける。
リセット回路１３は、上記ＡＴＤ信号を受けて直ちに出
力信号ＡＰＤ３を高(Ｈ)レベルにして維持する。このＨ
レベルの信号は論理和回路１７を通してＡＰＤ発生回路
１０の出力信号として出力される。また、遅延回路(デ
ィレイ回路)１６が、リセット回路１３の出力信号(上記
出力信号ＡＰＤ３と同じ内容を表す)ＲＥ３を時刻t1に
受けて、受けてから遅延時間td3が経過した時に遅延信
号ＤＬ３を出力する。リセット回路１３は、この遅延信
号ＤＬ３を受けて、直ちに上記出力信号ＡＰＤ３を低
(Ｌ)レベルにして維持する。このＬレベルの出力信号Ａ
ＰＤ３が論理和回路１７を通してＡＰＤ信号となる。こ
こで、予め上記遅延時間td3を調節することにより、遅
延回路１６が上記遅延信号ＤＬ３を出力するタイミング
を上記Ｉ／Ｏ信号遷移による動作完了直後の時刻t23に
合わせて設定しておく。これにより、内部回路１は、上
記Ｉ／Ｏ信号遷移による動作完了直後に非活性化され
る。
【００１３】このように、ＡＰＤ発生回路１０を構成す
る各遅延回路１４,１５,１６が遅延信号ＤＬ１,ＤＬ２,
ＤＬ３を出力するタイミングは、遷移した外部入力信号
により内部回路１が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路１が動作を完
了した後、ＡＰＤ発生回路１０によって直ちにＡＰＤ信
号が作成され、直ちに内部回路１が非活性化される。し
たがって、従来に比して無駄な電力を消費しなくなり、
省電力化を推進することができる。
る各遅延回路１４,１５,１６が遅延信号ＤＬ１,ＤＬ２,
ＤＬ３を出力するタイミングは、遷移した外部入力信号
により内部回路１が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路１が動作を完
了した後、ＡＰＤ発生回路１０によって直ちにＡＰＤ信
号が作成され、直ちに内部回路１が非活性化される。し
たがって、従来に比して無駄な電力を消費しなくなり、
省電力化を推進することができる。
【００１４】
【発明の効果】以上より明らかなように、請求項１の半
導体記憶装置によれば、複数種類の外部入力信号のうち
いずれが遷移した場合であっても、内部回路を動作完了
直後に非活性化できる。したがって、従来よりも一層省
電力化を推進することができる。また、請求項２の半導
体記憶装置では、外部入力信号の種類に応じて、各遅延
回路の遅延時間が適切に設定されているので、円滑な動
作が可能となる。
導体記憶装置によれば、複数種類の外部入力信号のうち
いずれが遷移した場合であっても、内部回路を動作完了
直後に非活性化できる。したがって、従来よりも一層省
電力化を推進することができる。また、請求項２の半導
体記憶装置では、外部入力信号の種類に応じて、各遅延
回路の遅延時間が適切に設定されているので、円滑な動
作が可能となる。
【図１】 この発明の一実施例の半導体記憶装置の構成
を示す図である。
を示す図である。
【図２】 上記半導体記憶装置の動作タイミングを示す
図である。
図である。
【図３】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図４】 上記従来の半導体記憶装置の動作タイミング
を示す図である。
を示す図である。
１ 内部回路 ２,３,４ 入力バッファ ５,６,７ ＡＴＤ発生回路 ８,１７ 論理和回路 １０ ＡＰＤ発生回路 １１,１２,１３ リセット回路 １４,１５,１６ ディレイ回路
Claims (2)
- 【請求項１】 複数種類の外部入力信号の遷移を検知し
て内部同期信号発生回路に内部同期信号を発生させ、こ
の内部同期信号の発生タイミングに同期して内部回路に
動作を開始させるとともに所定期間経過後に非活性化信
号発生回路に非活性化信号を発生させ、動作完了した上
記内部回路を上記非活性化信号によって非活性化する半
導体記憶装置において、 上記非活性化信号発生回路は、上記外部入力信号の種類
ごとに、上記内部同期信号を受けてからその外部入力信
号の種類に応じた遅延時間が経過したとき遅延信号を出
力する遅延回路を備えるとともに、上記遅延回路のうち
のいずれかから遅延信号を受けたとき、受けたタイミン
グで上記非活性化信号を発生するリセット回路を備える
ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記外部入力信号は、チップイネーブル信号またはアド
レス入力信号、ライトイネーブル信号、および入出力信
号であり上記チップイネーブル信号またはアドレス入力
信号に応じた遅延時間（td1）、上記ライトイネーブル
信号に応じた遅延時間（td2）、および入出力信号に応
じた遅延時間（td3）の間には、 td1＞td2＞td3 なる関係があることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270806A JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270806A JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109280A JPH05109280A (ja) | 1993-04-30 |
| JP2898450B2 true JP2898450B2 (ja) | 1999-06-02 |
Family
ID=17491281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270806A Expired - Fee Related JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898450B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| KR100527569B1 (ko) * | 2003-05-09 | 2005-11-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 및 그 제어 장치 |
-
1991
- 1991-10-18 JP JP3270806A patent/JP2898450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05109280A (ja) | 1993-04-30 |
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