JPH05109280A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05109280A JPH05109280A JP3270806A JP27080691A JPH05109280A JP H05109280 A JPH05109280 A JP H05109280A JP 3270806 A JP3270806 A JP 3270806A JP 27080691 A JP27080691 A JP 27080691A JP H05109280 A JPH05109280 A JP H05109280A
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- circuit
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Abstract
(57)【要約】
【目的】 半導体記憶装置の省電力化を推進する。対象
とする半導体記憶装置は、複数種類の外部入力信号／Ｃ
Ｅ又はアドレス入力,／ＷＥ,Ｉ／Ｏの遷移を検知してＡ
ＴＤ発生回路５,６,７にＡＴＤ信号を発生させる。この
ＡＴＤ信号の発生タイミングに同期して内部回路１に動
作を開始させるとともに所定期間経過後にＡＰＤ発生回
路１０にＡＰＤ信号を発生させ、動作完了した上記内部
回路１を上記ＡＰＤ信号によって非活性化する。 【構成】 上記ＡＰＤ発生回路１０に、ＡＴＤ信号を受
けてから所定の遅延時間が経過したとき遅延信号を出力
する遅延回路１１,１２,１３を外部入力信号の種類に応
じて複数備える。また、上記遅延信号を受けて、受けた
タイミングで非活性化信号を発生するリセット回路１
１,１２,１３を設ける。
とする半導体記憶装置は、複数種類の外部入力信号／Ｃ
Ｅ又はアドレス入力,／ＷＥ,Ｉ／Ｏの遷移を検知してＡ
ＴＤ発生回路５,６,７にＡＴＤ信号を発生させる。この
ＡＴＤ信号の発生タイミングに同期して内部回路１に動
作を開始させるとともに所定期間経過後にＡＰＤ発生回
路１０にＡＰＤ信号を発生させ、動作完了した上記内部
回路１を上記ＡＰＤ信号によって非活性化する。 【構成】 上記ＡＰＤ発生回路１０に、ＡＴＤ信号を受
けてから所定の遅延時間が経過したとき遅延信号を出力
する遅延回路１１,１２,１３を外部入力信号の種類に応
じて複数備える。また、上記遅延信号を受けて、受けた
タイミングで非活性化信号を発生するリセット回路１
１,１２,１３を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より詳しくは、外部入力信号の遷移を検知して内部
同期信号(ＡＴＤ信号)を発生させ、このＡＴＤ信号の発
生タイミングに同期して各部を動作させる内部同期式の
半導体記憶装置に関する。
し、より詳しくは、外部入力信号の遷移を検知して内部
同期信号(ＡＴＤ信号)を発生させ、このＡＴＤ信号の発
生タイミングに同期して各部を動作させる内部同期式の
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の内部同期式半導体記憶装
置としては、図３に示すようなものがある。この半導体
記憶装置は、メモリアレイ,デコーダ,読みだし書き込み
回路などを有する内部回路１０１と、外部入力信号を受
ける入力バッファ１０２,１０３,１０４と、ＡＴＤ信号
を発生する内部同期信号発生回路(ＡＴＤ発生回路)１０
５,１０６,１０７と、上記内部回路１０１を非活性化す
る信号(ＡＰＤ信号)を発生させる非活性化信号発生回路
(ＡＰＤ発生回路)１１０を備えている。ＡＰＤ発生回路
１１０は、１つのリセット回路１１１と１つのディレイ
回路１１２とからなり、リセット回路１１１の出力信号
ＡＰＤ０がＡＰＤ発生回路１１０全体の出力信号として
出力される。
置としては、図３に示すようなものがある。この半導体
記憶装置は、メモリアレイ,デコーダ,読みだし書き込み
回路などを有する内部回路１０１と、外部入力信号を受
ける入力バッファ１０２,１０３,１０４と、ＡＴＤ信号
を発生する内部同期信号発生回路(ＡＴＤ発生回路)１０
５,１０６,１０７と、上記内部回路１０１を非活性化す
る信号(ＡＰＤ信号)を発生させる非活性化信号発生回路
(ＡＰＤ発生回路)１１０を備えている。ＡＰＤ発生回路
１１０は、１つのリセット回路１１１と１つのディレイ
回路１１２とからなり、リセット回路１１１の出力信号
ＡＰＤ０がＡＰＤ発生回路１１０全体の出力信号として
出力される。
【０００３】この半導体記憶装置は外部入力信号、すな
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図４に示すように、時刻t0にＩ／Ｏ信号が遷移
したとすると、図３に示したＩ／Ｏバッファ１０４を介
してＡＴＤ発生回路１０７が時刻t1にＡＴＤ信号を発生
する。このＡＴＤ信号が発生したタイミング(時刻t1)
で、内部回路１０１が動作を開始し、活性状態となる。
一方、時刻t1に、論理和回路１０８を介してＡＰＤ発生
回路１１０がＡＴＤ信号を受ける。リセット回路１１１
は、上記ＡＴＤ信号を受けて直ちに出力信号ＡＰＤ０を
高(Ｈ)レベルにして維持する。また、遅延回路(ディレ
イ回路)１１２が、リセット回路１１１の出力信号(上記
ＡＰＤ０と同じ内容を表す)ＲＥを時刻t1に受けて、受
けてから遅延時間tdが経過した時に遅延信号ＤＬを出力
する。リセット回路１１１は、この遅延信号ＤＬを受け
て、直ちに上記出力信号ＡＰＤ０を低(Ｌ)レベルにして
維持する。このＬレベルの出力信号がＡＰＤ信号とな
る。そして、ＡＰＤ信号が出力されたタイミング(図４
に示す時刻t2)で、活性状態にある内部回路１０１が非
活性化される。／ＣＥ信号又はアドレス入力信号,／Ｗ
Ｅ信号が遷移したときも、この半導体記憶装置は同様の
タイミングで動作する。すなわち、／ＣＥ信号が遷移し
たときはアドレス入力バッファ１０２を介してＡＴＤ発
生回路１０５が時刻t1に、／ＷＥ信号が遷移したときは
／ＷＥ入力バッファ１０３を介してＡＴＤ発生回路１０
６が時刻t1にそれぞれＡＴＤ信号を発生する。そして、
上記遅延時間td経過後の同一時刻t2にＡＰＤ発生回路１
１０がＡＰＤ信号を発生し、内部回路１０１が非活性化
される。このように、従来は、各外部入力信号が遷移し
てから常に一定期間経過後(時刻t2)に内部回路１０１を
非活性化している。これにより、内部回路１０１に無用
な直流電流が流れ続けるのを防止して、省電力化を図っ
ている。
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図４に示すように、時刻t0にＩ／Ｏ信号が遷移
したとすると、図３に示したＩ／Ｏバッファ１０４を介
してＡＴＤ発生回路１０７が時刻t1にＡＴＤ信号を発生
する。このＡＴＤ信号が発生したタイミング(時刻t1)
で、内部回路１０１が動作を開始し、活性状態となる。
一方、時刻t1に、論理和回路１０８を介してＡＰＤ発生
回路１１０がＡＴＤ信号を受ける。リセット回路１１１
は、上記ＡＴＤ信号を受けて直ちに出力信号ＡＰＤ０を
高(Ｈ)レベルにして維持する。また、遅延回路(ディレ
イ回路)１１２が、リセット回路１１１の出力信号(上記
ＡＰＤ０と同じ内容を表す)ＲＥを時刻t1に受けて、受
けてから遅延時間tdが経過した時に遅延信号ＤＬを出力
する。リセット回路１１１は、この遅延信号ＤＬを受け
て、直ちに上記出力信号ＡＰＤ０を低(Ｌ)レベルにして
維持する。このＬレベルの出力信号がＡＰＤ信号とな
る。そして、ＡＰＤ信号が出力されたタイミング(図４
に示す時刻t2)で、活性状態にある内部回路１０１が非
活性化される。／ＣＥ信号又はアドレス入力信号,／Ｗ
Ｅ信号が遷移したときも、この半導体記憶装置は同様の
タイミングで動作する。すなわち、／ＣＥ信号が遷移し
たときはアドレス入力バッファ１０２を介してＡＴＤ発
生回路１０５が時刻t1に、／ＷＥ信号が遷移したときは
／ＷＥ入力バッファ１０３を介してＡＴＤ発生回路１０
６が時刻t1にそれぞれＡＴＤ信号を発生する。そして、
上記遅延時間td経過後の同一時刻t2にＡＰＤ発生回路１
１０がＡＰＤ信号を発生し、内部回路１０１が非活性化
される。このように、従来は、各外部入力信号が遷移し
てから常に一定期間経過後(時刻t2)に内部回路１０１を
非活性化している。これにより、内部回路１０１に無用
な直流電流が流れ続けるのを防止して、省電力化を図っ
ている。
【０００４】
【発明が解決しようとする課題】ところで、上記各外部
入力信号Ｉ／Ｏ信号,／ＷＥ信号,／ＣＥ信号又はアドレ
ス入力信号が遷移した場合、内部回路１０１は、図４に
示すように実際にはそれぞれ異なる時刻ta,tb,tcに動作
を完了する。これに応じて、ＡＰＤ発生回路１１０がＡ
ＰＤ信号を発生する時刻t2は、内部回路１０１が一番遅
く動作を完了する時刻tc、すなわち／ＣＥ信号が遷移し
た場合に合わせられている。しかしながら、Ｉ／Ｏ信号
が遷移した場合は、内部回路１０１が動作を完了するの
は、時刻t2よりも早い時刻taである。このため、従来の
半導体記憶装置は、(t2−ta)の期間中、無駄な電力を消
費する。同様に、／ＷＥ信号が遷移したときは、内部回
路１０１が動作を完了するのは時刻tbであり、(t2−tb)
の期間中、無駄な電力を消費する。このように、従来の
半導体記憶装置では、内部回路１０１が常に一定期間経
過後に(最も遅く動作完了する場合に合わせて)非活性化
されるため、無駄な電力を消費しているという問題があ
る。
入力信号Ｉ／Ｏ信号,／ＷＥ信号,／ＣＥ信号又はアドレ
ス入力信号が遷移した場合、内部回路１０１は、図４に
示すように実際にはそれぞれ異なる時刻ta,tb,tcに動作
を完了する。これに応じて、ＡＰＤ発生回路１１０がＡ
ＰＤ信号を発生する時刻t2は、内部回路１０１が一番遅
く動作を完了する時刻tc、すなわち／ＣＥ信号が遷移し
た場合に合わせられている。しかしながら、Ｉ／Ｏ信号
が遷移した場合は、内部回路１０１が動作を完了するの
は、時刻t2よりも早い時刻taである。このため、従来の
半導体記憶装置は、(t2−ta)の期間中、無駄な電力を消
費する。同様に、／ＷＥ信号が遷移したときは、内部回
路１０１が動作を完了するのは時刻tbであり、(t2−tb)
の期間中、無駄な電力を消費する。このように、従来の
半導体記憶装置では、内部回路１０１が常に一定期間経
過後に(最も遅く動作完了する場合に合わせて)非活性化
されるため、無駄な電力を消費しているという問題があ
る。
【０００５】そこで、この発明の目的は、従来よりも一
層省電力化を推進できる半導体記憶装置を提供すること
にある。
層省電力化を推進できる半導体記憶装置を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体記憶装置は、複数種類の外部入力
信号の遷移を検知して内部同期信号発生回路に内部同期
信号を発生させ、この内部同期信号の発生タイミングに
同期して内部回路に動作を開始させるとともに所定期間
経過後に非活性化信号発生回路に非活性化信号を発生さ
せ、動作完了した上記内部回路を上記非活性化信号によ
って非活性化する半導体記憶装置において、上記非活性
化信号発生回路は、上記内部同期信号を受けてから所定
の遅延時間が経過したとき遅延信号を出力する遅延回路
を上記外部入力信号の種類に応じて複数備え、上記遅延
信号を受けて、受けたタイミングで非活性化信号を発生
するリセット回路とを備えることを特徴としている。
め、この発明の半導体記憶装置は、複数種類の外部入力
信号の遷移を検知して内部同期信号発生回路に内部同期
信号を発生させ、この内部同期信号の発生タイミングに
同期して内部回路に動作を開始させるとともに所定期間
経過後に非活性化信号発生回路に非活性化信号を発生さ
せ、動作完了した上記内部回路を上記非活性化信号によ
って非活性化する半導体記憶装置において、上記非活性
化信号発生回路は、上記内部同期信号を受けてから所定
の遅延時間が経過したとき遅延信号を出力する遅延回路
を上記外部入力信号の種類に応じて複数備え、上記遅延
信号を受けて、受けたタイミングで非活性化信号を発生
するリセット回路とを備えることを特徴としている。
【０００７】
【作用】非活性化信号発生回路を構成する各遅延回路が
遅延信号を出力するタイミングは、遷移した外部入力信
号により内部回路が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路が動作を完了
した後、非活性化信号発生回路によって直ちにＡＰＤ信
号が作成され、直ちに内部回路が非活性化される。した
がって、従来に比して無駄な電力が消費されなくなり、
省電力化が推進される。
遅延信号を出力するタイミングは、遷移した外部入力信
号により内部回路が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路が動作を完了
した後、非活性化信号発生回路によって直ちにＡＰＤ信
号が作成され、直ちに内部回路が非活性化される。した
がって、従来に比して無駄な電力が消費されなくなり、
省電力化が推進される。
【０００８】
【実施例】以下、この発明の半導体記憶装置を図示の実
施例により詳細に説明する。
施例により詳細に説明する。
【０００９】図１に示すように、この半導体記憶装置
は、メモリアレイ,デコーダ,読みだし書き込み回路など
を有する内部回路１と、外部入力信号を受ける入力バッ
ファ２,３,４と、ＡＴＤ信号を発生する内部同期信号発
生回路(ＡＴＤ発生回路)５,６,７と、上記内部回路１を
非活性化する信号(ＡＰＤ信号)を発生させる非活性化信
号発生回路(ＡＰＤ発生回路)１０を備えている。ＡＰＤ
発生回路１０は、３つのリセット回路１１,１２,１３
と、３つの遅延回路(ディレイ回路)１４,１５,１６と、
論理和回路１７からなっている。各リセット回路１１,
１２,１３の出力信号ＡＰＤ１,ＡＰＤ２,ＡＰＤ３が上
記論理和回路１７を通して、ＡＰＤ発生回路１０全体の
出力信号として出力される。各遅延回路１４,１５,１６
はそれぞれ異なる遅延時間td1,td2,td3(td1＜td2＜td3)
を有している。
は、メモリアレイ,デコーダ,読みだし書き込み回路など
を有する内部回路１と、外部入力信号を受ける入力バッ
ファ２,３,４と、ＡＴＤ信号を発生する内部同期信号発
生回路(ＡＴＤ発生回路)５,６,７と、上記内部回路１を
非活性化する信号(ＡＰＤ信号)を発生させる非活性化信
号発生回路(ＡＰＤ発生回路)１０を備えている。ＡＰＤ
発生回路１０は、３つのリセット回路１１,１２,１３
と、３つの遅延回路(ディレイ回路)１４,１５,１６と、
論理和回路１７からなっている。各リセット回路１１,
１２,１３の出力信号ＡＰＤ１,ＡＰＤ２,ＡＰＤ３が上
記論理和回路１７を通して、ＡＰＤ発生回路１０全体の
出力信号として出力される。各遅延回路１４,１５,１６
はそれぞれ異なる遅延時間td1,td2,td3(td1＜td2＜td3)
を有している。
【００１０】この半導体記憶装置は外部入力信号、すな
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図２に示すように、時刻t0に／ＣＥ信号が遷移
したとすると、図１に示した／ＣＥ入力バッファ２を介
してＡＴＤ発生回路５が時刻t1にＡＴＤ信号を発生す
る。このＡＴＤ信号が発生したタイミング(時刻t1)で、
内部回路１が動作を開始し、活性状態となる。一方、時
刻t1に、ＡＰＤ発生回路１０内のリセット回路１１が上
記ＡＴＤ信号を受ける。リセット回路１１は、上記ＡＴ
Ｄ信号を受けて直ちに出力信号ＡＰＤ１を高(Ｈ)レベル
にして維持する。このＨレベルの信号は論理和回路１７
を通してＡＰＤ発生回路１０の出力信号として出力され
る。また、遅延回路(ディレイ回路)１４が、リセット回
路１１の出力信号(上記出力信号ＡＰＤ１と同じ内容を
表す）ＲＥ１を時刻ｔ１に受けて、受けてから遅延時間
td1が経過した時に遅延信号ＤＬ１を出力する。リセッ
ト回路１１は、この遅延信号ＤＬ１を受けて、直ちに上
記出力信号ＡＰＤ１を低(Ｌ)レベルにして維持する。こ
のＬレベルの出力信号ＡＰＤ１が論理和回路１７を通し
てＡＰＤ信号となる。ここで、予め上記遅延時間td1を
調節することにより、遅延回路１４が上記遅延信号ＤＬ
１を出力するタイミングを上記／ＣＥ信号遷移による動
作完了直後の時刻t21に合わせて設定しておく。これに
より、内部回路１は、上記／ＣＥ信号遷移による動作完
了直後に非活性化される。
わち入出力信号(Ｉ／Ｏ信号),ライトイネーブル信号(／
ＷＥ信号),チップイネーブル信号(／ＣＥ信号),アドレ
ス入力信号のいずれかが遷移したとき動作を開始する。
例えば、図２に示すように、時刻t0に／ＣＥ信号が遷移
したとすると、図１に示した／ＣＥ入力バッファ２を介
してＡＴＤ発生回路５が時刻t1にＡＴＤ信号を発生す
る。このＡＴＤ信号が発生したタイミング(時刻t1)で、
内部回路１が動作を開始し、活性状態となる。一方、時
刻t1に、ＡＰＤ発生回路１０内のリセット回路１１が上
記ＡＴＤ信号を受ける。リセット回路１１は、上記ＡＴ
Ｄ信号を受けて直ちに出力信号ＡＰＤ１を高(Ｈ)レベル
にして維持する。このＨレベルの信号は論理和回路１７
を通してＡＰＤ発生回路１０の出力信号として出力され
る。また、遅延回路(ディレイ回路)１４が、リセット回
路１１の出力信号(上記出力信号ＡＰＤ１と同じ内容を
表す）ＲＥ１を時刻ｔ１に受けて、受けてから遅延時間
td1が経過した時に遅延信号ＤＬ１を出力する。リセッ
ト回路１１は、この遅延信号ＤＬ１を受けて、直ちに上
記出力信号ＡＰＤ１を低(Ｌ)レベルにして維持する。こ
のＬレベルの出力信号ＡＰＤ１が論理和回路１７を通し
てＡＰＤ信号となる。ここで、予め上記遅延時間td1を
調節することにより、遅延回路１４が上記遅延信号ＤＬ
１を出力するタイミングを上記／ＣＥ信号遷移による動
作完了直後の時刻t21に合わせて設定しておく。これに
より、内部回路１は、上記／ＣＥ信号遷移による動作完
了直後に非活性化される。
【００１１】次に、／ＷＥ信号が遷移したとき、この半
導体記憶装置は同様の流れで、タイミングを変えて動作
する。時刻t0に／ＷＥ信号が遷移したとき、上に述べた
のと同様に、まず／ＷＥ入力バッファ３を介してＡＴＤ
発生回路６が時刻t1にＡＴＤ信号を発生する。このＡＴ
Ｄ信号が発生したタイミング(時刻t1)で、内部回路１が
動作を開始し、活性状態となる。一方、時刻t1に、ＡＰ
Ｄ発生回路１０内のリセット回路１２が上記ＡＴＤ信号
を受ける。リセット回路１２は、上記ＡＴＤ信号を受け
て直ちに出力信号ＡＰＤ２を高(Ｈ)レベルにして維持す
る。このＨレベルの信号は論理和回路１７を通してＡＰ
Ｄ発生回路１０の出力信号として出力される。また、遅
延回路(ディレイ回路)１５が、リセット回路１２の出力
信号(上記出力信号ＡＰＤ２と同じ内容を表す)ＲＥ２を
時刻t1に受けて、受けてから遅延時間td2が経過した時
に遅延信号ＤＬ２を出力する。リセット回路１２は、こ
の遅延信号ＤＬ２を受けて、直ちに上記出力信号ＡＰＤ
２を低(Ｌ)レベルにして維持する。このＬレベルの出力
信号ＡＰＤ２が論理和回路１７を通してＡＰＤ信号とな
る。ここで、予め上記遅延時間td2を調節することによ
り、遅延回路１５が上記遅延信号ＤＬ２を出力するタイ
ミングを上記／ＷＥ信号遷移による動作完了直後の時刻
t22に合わせて設定しておく。これにより、内部回路１
は、上記／ＷＥ信号遷移による動作完了直後に非活性化
される。
導体記憶装置は同様の流れで、タイミングを変えて動作
する。時刻t0に／ＷＥ信号が遷移したとき、上に述べた
のと同様に、まず／ＷＥ入力バッファ３を介してＡＴＤ
発生回路６が時刻t1にＡＴＤ信号を発生する。このＡＴ
Ｄ信号が発生したタイミング(時刻t1)で、内部回路１が
動作を開始し、活性状態となる。一方、時刻t1に、ＡＰ
Ｄ発生回路１０内のリセット回路１２が上記ＡＴＤ信号
を受ける。リセット回路１２は、上記ＡＴＤ信号を受け
て直ちに出力信号ＡＰＤ２を高(Ｈ)レベルにして維持す
る。このＨレベルの信号は論理和回路１７を通してＡＰ
Ｄ発生回路１０の出力信号として出力される。また、遅
延回路(ディレイ回路)１５が、リセット回路１２の出力
信号(上記出力信号ＡＰＤ２と同じ内容を表す)ＲＥ２を
時刻t1に受けて、受けてから遅延時間td2が経過した時
に遅延信号ＤＬ２を出力する。リセット回路１２は、こ
の遅延信号ＤＬ２を受けて、直ちに上記出力信号ＡＰＤ
２を低(Ｌ)レベルにして維持する。このＬレベルの出力
信号ＡＰＤ２が論理和回路１７を通してＡＰＤ信号とな
る。ここで、予め上記遅延時間td2を調節することによ
り、遅延回路１５が上記遅延信号ＤＬ２を出力するタイ
ミングを上記／ＷＥ信号遷移による動作完了直後の時刻
t22に合わせて設定しておく。これにより、内部回路１
は、上記／ＷＥ信号遷移による動作完了直後に非活性化
される。
【００１２】また、時刻t0にＩ／Ｏ信号が遷移したとき
は、まずＩ／Ｏバッファ４を介してＡＴＤ発生回路７が
時刻t1にＡＴＤ信号を発生する。このＡＴＤ信号が発生
したタイミング(時刻t1)で、内部回路１が動作を開始
し、活性状態となる。一方、時刻t1に、ＡＰＤ発生回路
１０内のリセット回路１３が上記ＡＴＤ信号を受ける。
リセット回路１３は、上記ＡＴＤ信号を受けて直ちに出
力信号ＡＰＤ３を高(Ｈ)レベルにして維持する。このＨ
レベルの信号は論理和回路１７を通してＡＰＤ発生回路
１０の出力信号として出力される。また、遅延回路(デ
ィレイ回路)１６が、リセット回路１３の出力信号(上記
出力信号ＡＰＤ３と同じ内容を表す)ＲＥ３を時刻t1に
受けて、受けてから遅延時間td3が経過した時に遅延信
号ＤＬ３を出力する。リセット回路１３は、この遅延信
号ＤＬ３を受けて、直ちに上記出力信号ＡＰＤ３を低
(Ｌ)レベルにして維持する。このＬレベルの出力信号Ａ
ＰＤ３が論理和回路１７を通してＡＰＤ信号となる。こ
こで、予め上記遅延時間td3を調節することにより、遅
延回路１６が上記遅延信号ＤＬ３を出力するタイミング
を上記Ｉ／Ｏ信号遷移による動作完了直後の時刻t23に
合わせて設定しておく。これにより、内部回路１は、上
記Ｉ／Ｏ信号遷移による動作完了直後に非活性化され
る。
は、まずＩ／Ｏバッファ４を介してＡＴＤ発生回路７が
時刻t1にＡＴＤ信号を発生する。このＡＴＤ信号が発生
したタイミング(時刻t1)で、内部回路１が動作を開始
し、活性状態となる。一方、時刻t1に、ＡＰＤ発生回路
１０内のリセット回路１３が上記ＡＴＤ信号を受ける。
リセット回路１３は、上記ＡＴＤ信号を受けて直ちに出
力信号ＡＰＤ３を高(Ｈ)レベルにして維持する。このＨ
レベルの信号は論理和回路１７を通してＡＰＤ発生回路
１０の出力信号として出力される。また、遅延回路(デ
ィレイ回路)１６が、リセット回路１３の出力信号(上記
出力信号ＡＰＤ３と同じ内容を表す)ＲＥ３を時刻t1に
受けて、受けてから遅延時間td3が経過した時に遅延信
号ＤＬ３を出力する。リセット回路１３は、この遅延信
号ＤＬ３を受けて、直ちに上記出力信号ＡＰＤ３を低
(Ｌ)レベルにして維持する。このＬレベルの出力信号Ａ
ＰＤ３が論理和回路１７を通してＡＰＤ信号となる。こ
こで、予め上記遅延時間td3を調節することにより、遅
延回路１６が上記遅延信号ＤＬ３を出力するタイミング
を上記Ｉ／Ｏ信号遷移による動作完了直後の時刻t23に
合わせて設定しておく。これにより、内部回路１は、上
記Ｉ／Ｏ信号遷移による動作完了直後に非活性化され
る。
【００１３】このように、ＡＰＤ発生回路１０を構成す
る各遅延回路１４,１５,１６が遅延信号ＤＬ１,ＤＬ２,
ＤＬ３を出力するタイミングは、遷移した外部入力信号
により内部回路１が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路１が動作を完
了した後、ＡＰＤ発生回路１０によって直ちにＡＰＤ信
号が作成され、直ちに内部回路１が非活性化される。し
たがって、従来に比して無駄な電力を消費しなくなり、
省電力化を推進することができる。
る各遅延回路１４,１５,１６が遅延信号ＤＬ１,ＤＬ２,
ＤＬ３を出力するタイミングは、遷移した外部入力信号
により内部回路１が動作を完了する時刻に合わせて設定
される。したがって、複数種類の外部入力信号のうちい
ずれが遷移した場合であっても、内部回路１が動作を完
了した後、ＡＰＤ発生回路１０によって直ちにＡＰＤ信
号が作成され、直ちに内部回路１が非活性化される。し
たがって、従来に比して無駄な電力を消費しなくなり、
省電力化を推進することができる。
【００１４】
【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、非活性化信号発生回路内に外部入力信
号の種類に応じて遅延回路を複数設けているので、それ
ぞれの遅延回路がＡＴＤ信号を受けてから所定の遅延時
間が経過したとき遅延信号を出力でき、このタイミング
でＡＰＤ信号を作成することができる。したがって、複
数種類の外部入力信号のうちいずれが遷移した場合であ
っても、内部回路を動作完了直後に非活性化できる。し
たがって、従来よりも一層省電力化を推進することがで
きる。
導体記憶装置は、非活性化信号発生回路内に外部入力信
号の種類に応じて遅延回路を複数設けているので、それ
ぞれの遅延回路がＡＴＤ信号を受けてから所定の遅延時
間が経過したとき遅延信号を出力でき、このタイミング
でＡＰＤ信号を作成することができる。したがって、複
数種類の外部入力信号のうちいずれが遷移した場合であ
っても、内部回路を動作完了直後に非活性化できる。し
たがって、従来よりも一層省電力化を推進することがで
きる。
【図１】 この発明の一実施例の半導体記憶装置の構成
を示す図である。
を示す図である。
【図２】 上記半導体記憶装置の動作タイミングを示す
図である。
図である。
【図３】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図４】 上記従来の半導体記憶装置の動作タイミング
を示す図である。
を示す図である。
１ 内部回路 ２,３,４ 入力バッファ ５,６,７ ＡＴＤ発生回路 ８,１７ 論理和回路 １０ ＡＰＤ発生回路 １１,１２,１３ リセット回路 １４,１５,１６ ディレイ回路
Claims (1)
- 【請求項１】 複数種類の外部入力信号の遷移を検知し
て内部同期信号発生回路に内部同期信号を発生させ、こ
の内部同期信号の発生タイミングに同期して内部回路に
動作を開始させるとともに所定期間経過後に非活性化信
号発生回路に非活性化信号を発生させ、動作完了した上
記内部回路を上記非活性化信号によって非活性化する半
導体記憶装置において、 上記非活性化信号発生回路は、上記内部同期信号を受け
てから所定の遅延時間が経過したとき遅延信号を出力す
る遅延回路を上記外部入力信号の種類に応じて複数備
え、上記各遅延信号を受けて、受けたタイミングで非活
性化信号を発生するリセット回路を備えることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270806A JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270806A JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109280A true JPH05109280A (ja) | 1993-04-30 |
| JP2898450B2 JP2898450B2 (ja) | 1999-06-02 |
Family
ID=17491281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270806A Expired - Fee Related JP2898450B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898450B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| JP2004335072A (ja) * | 2003-05-09 | 2004-11-25 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ及びその制御装置 |
-
1991
- 1991-10-18 JP JP3270806A patent/JP2898450B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| JP2004335072A (ja) * | 2003-05-09 | 2004-11-25 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ及びその制御装置 |
| US7692947B2 (en) | 2003-05-09 | 2010-04-06 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory and control device using the same |
| US8085574B2 (en) | 2003-05-09 | 2011-12-27 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory and control device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2898450B2 (ja) | 1999-06-02 |
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| Date | Code | Title | Description |
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