JPH11339475A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11339475A JPH11339475A JP14360998A JP14360998A JPH11339475A JP H11339475 A JPH11339475 A JP H11339475A JP 14360998 A JP14360998 A JP 14360998A JP 14360998 A JP14360998 A JP 14360998A JP H11339475 A JPH11339475 A JP H11339475A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 半導体記憶装置において、ＣＥアクセスタイ
ムのアドレスアクセスタイムよりの遅延を防ぎ、チップ
全体を高速化させる。 【解決手段】 ＣＥ信号の変化を受けて、各アドレス入
力回路１にＣＥａ信号の入力後に、アドレス信号の変化
を受けて、それらの入力回路１の出力に接続のＡＴＤ回
路２によって生成のＡＴＤ信号（ノードＤ）は、基準パ
ルスＣＬＫＮＥＷの生成には寄与しないので、ＣＥアク
セス時の基準パルス生成タイミング、パルス幅は、アド
レスアクセス時のそれと変わりなく、従来のように、Ｃ
Ｅアクセス時のみのアクセスタイムの遅延は無くなる。
アドレスアクセス時には、ＣＥアクセス時に基準パルス
の生成に不寄与のアドレス信号の変化から、アドレス入
力回路１の出力に接続のＡＴＤ回路２で生成の信号（ノ
ードＤ）が逆に有効となり、従来のアクセスタイムと同
等のアクセスタイムを実現する。
ムのアドレスアクセスタイムよりの遅延を防ぎ、チップ
全体を高速化させる。 【解決手段】 ＣＥ信号の変化を受けて、各アドレス入
力回路１にＣＥａ信号の入力後に、アドレス信号の変化
を受けて、それらの入力回路１の出力に接続のＡＴＤ回
路２によって生成のＡＴＤ信号（ノードＤ）は、基準パ
ルスＣＬＫＮＥＷの生成には寄与しないので、ＣＥアク
セス時の基準パルス生成タイミング、パルス幅は、アド
レスアクセス時のそれと変わりなく、従来のように、Ｃ
Ｅアクセス時のみのアクセスタイムの遅延は無くなる。
アドレスアクセス時には、ＣＥアクセス時に基準パルス
の生成に不寄与のアドレス信号の変化から、アドレス入
力回路１の出力に接続のＡＴＤ回路２で生成の信号（ノ
ードＤ）が逆に有効となり、従来のアクセスタイムと同
等のアクセスタイムを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタンバイ機能を
有する内部同期式半導体記憶装置に関するものであり、
特に、スタンバイ状態を解除してアクセスを行う際のア
クセスタイムの高速化を目的した半導体記憶装置に関す
るものである。
有する内部同期式半導体記憶装置に関するものであり、
特に、スタンバイ状態を解除してアクセスを行う際のア
クセスタイムの高速化を目的した半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】従来、半導体記憶装置のスタンバイ機能
は、半導体記憶装置のスタンバイ状態での電力消費を低
減させる目的で設計される。一般に、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）やＭＲＯＭ（Ｍ
ａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等これら
半導体記憶装置にスタンバイ機能が存在する。このスタ
ンバイ機能の為のスタンバイ状態を指示する信号（ここ
では、この信号をＣＥ信号とする。ＣＥ信号がＨレベル
であるとスタンバイ状態となり、Ｌレベルであるとスタ
ンバイ解除、すなわち、動作状態とする。）は半導体記
憶装置のアドレス入力回路等に入力され、該アドレス入
力回路等が、外部よりアドレス信号が入力されても動作
しないように設計される。もし、スタンバイ状態で、ア
ドレス入力回路が動作すると、アドレス入力回路以降の
内部回路も動作し、電力消費の低減にならない。
は、半導体記憶装置のスタンバイ状態での電力消費を低
減させる目的で設計される。一般に、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）やＭＲＯＭ（Ｍ
ａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等これら
半導体記憶装置にスタンバイ機能が存在する。このスタ
ンバイ機能の為のスタンバイ状態を指示する信号（ここ
では、この信号をＣＥ信号とする。ＣＥ信号がＨレベル
であるとスタンバイ状態となり、Ｌレベルであるとスタ
ンバイ解除、すなわち、動作状態とする。）は半導体記
憶装置のアドレス入力回路等に入力され、該アドレス入
力回路等が、外部よりアドレス信号が入力されても動作
しないように設計される。もし、スタンバイ状態で、ア
ドレス入力回路が動作すると、アドレス入力回路以降の
内部回路も動作し、電力消費の低減にならない。
【０００３】アドレス入力回路例及びＣＥ入力回路例
を、図５（ａ）及び（ｂ）に示す。以下、アドレス入力
回路やＣＥ入力回路は図５のような回路構成とする。こ
のような回路構成であると、ＣＥ信号がＬレベルである
とアドレス信号は内部回路に伝達されるが、ＣＥ信号が
Ｈレベルであるとアドレス信号は内部回路に伝達されな
い。すなわち、ＣＥ信号がＨレベルであると、アドレス
信号に何が入力されても、アドレス入力回路の出力信号
はＨレベル固定となり内部回路は動作しない。すなわ
ち、スタンバイ状態である。
を、図５（ａ）及び（ｂ）に示す。以下、アドレス入力
回路やＣＥ入力回路は図５のような回路構成とする。こ
のような回路構成であると、ＣＥ信号がＬレベルである
とアドレス信号は内部回路に伝達されるが、ＣＥ信号が
Ｈレベルであるとアドレス信号は内部回路に伝達されな
い。すなわち、ＣＥ信号がＨレベルであると、アドレス
信号に何が入力されても、アドレス入力回路の出力信号
はＨレベル固定となり内部回路は動作しない。すなわ
ち、スタンバイ状態である。
【０００４】このＣＥ信号が入力されて生成される、半
導体記憶装置内のＣＥ信号（この信号をＣＥａ信号とす
る。極性はＣＥ信号と同じとする。）は全アドレス入力
回路に入力される。このアドレス入力回路は、一般に、
半導体記憶装置のチップ面積を縮小する目的でワイヤー
ボンディングパッド付近にレイアウトされる。この場
合、通常、パッドはワイヤーボンディングの関係で、チ
ップ辺々に配置される。したがって、パッド付近にレイ
アウトされるアドレス入力回路もチップ辺々に配置され
る。上記ＣＥａ信号は、このチップ辺々へ配置されるア
ドレス入力回路に入力する必要があり、このＣＥａ信号
が変化した場合（ＣＥ信号の変化に応じて）の信号遅延
は、ＣＥ入力回路（ＣＥ信号パッド）に近いパッドに配
置されるアドレス入力回路の場合は小さいが、ＣＥ入力
回路から遠いパッドに配置されるアドレス入力回路の場
合は大きくなる。
導体記憶装置内のＣＥ信号（この信号をＣＥａ信号とす
る。極性はＣＥ信号と同じとする。）は全アドレス入力
回路に入力される。このアドレス入力回路は、一般に、
半導体記憶装置のチップ面積を縮小する目的でワイヤー
ボンディングパッド付近にレイアウトされる。この場
合、通常、パッドはワイヤーボンディングの関係で、チ
ップ辺々に配置される。したがって、パッド付近にレイ
アウトされるアドレス入力回路もチップ辺々に配置され
る。上記ＣＥａ信号は、このチップ辺々へ配置されるア
ドレス入力回路に入力する必要があり、このＣＥａ信号
が変化した場合（ＣＥ信号の変化に応じて）の信号遅延
は、ＣＥ入力回路（ＣＥ信号パッド）に近いパッドに配
置されるアドレス入力回路の場合は小さいが、ＣＥ入力
回路から遠いパッドに配置されるアドレス入力回路の場
合は大きくなる。
【０００５】以上のことを踏まえて、スタンバイ状態を
解除してアクセスを行う場合（以下、「ＣＥアクセス」
という）のアクセスタイムを考える。ＣＥアクセスの動
作は、まず、スタンバイ解除の信号であるＣＥ信号がＨ
レベルからＬレベルに変化する。このＣＥ信号がＣＥ入
力回路に入力されて、ＣＥ入力回路から出力されるＣＥ
ａ信号もＨレベルからＬレベルに変化する。このＣＥａ
信号は各アドレス入力回路に入力される。各アドレス入
力回路はＣＥａ信号の入力を受けて、スタンバイ状態を
解除し、通常動作状態となる。この状態から、各アドレ
ス入力回路に於いては、通常アクセス（以下、「アドレ
スアクセス」という）と同様の動作が開始される。上記
ＣＥアクセスの場合のアクセスタイムは、アドレスアク
セスの場合より長くなる。これは、ＣＥ入力回路の出力
信号であるＣＥａ信号が各アドレス入力回路へ入力され
てから、各アドレス入力回路がアドレスアクセスと同様
の動作をする為である。すなわち、ＣＥａ信号が各アド
レス入力回路へ伝達される時間だけアドレスアクセスよ
りアクセスタイムが長くなる。このことを、以下、詳細
に説明する。
解除してアクセスを行う場合（以下、「ＣＥアクセス」
という）のアクセスタイムを考える。ＣＥアクセスの動
作は、まず、スタンバイ解除の信号であるＣＥ信号がＨ
レベルからＬレベルに変化する。このＣＥ信号がＣＥ入
力回路に入力されて、ＣＥ入力回路から出力されるＣＥ
ａ信号もＨレベルからＬレベルに変化する。このＣＥａ
信号は各アドレス入力回路に入力される。各アドレス入
力回路はＣＥａ信号の入力を受けて、スタンバイ状態を
解除し、通常動作状態となる。この状態から、各アドレ
ス入力回路に於いては、通常アクセス（以下、「アドレ
スアクセス」という）と同様の動作が開始される。上記
ＣＥアクセスの場合のアクセスタイムは、アドレスアク
セスの場合より長くなる。これは、ＣＥ入力回路の出力
信号であるＣＥａ信号が各アドレス入力回路へ入力され
てから、各アドレス入力回路がアドレスアクセスと同様
の動作をする為である。すなわち、ＣＥａ信号が各アド
レス入力回路へ伝達される時間だけアドレスアクセスよ
りアクセスタイムが長くなる。このことを、以下、詳細
に説明する。
【０００６】
【発明が解決しようとする課題】一般的に内部同期型の
ＳＲＡＭ等の半導体記憶装置では、アドレス入力回路に
入力されるアドレス信号の変化を検知して、内部回路で
必要となる、内部動作タイミング制御用の基準パルスを
生成する。この基準パルスは、メモリアレイからアドレ
ス指定したデータを読み出す為のタイミング信号の生成
に使用されたり、或いは、データ出力のタイミング信号
の生成に利用されたりと、主要周辺回路の動作タイミン
グ決定に用いられる。この基準パルスのパルス幅とタイ
ミングが一般的にアクセスタイムを決める一つの要因と
なる。したがって、この基準パルスは内部回路に最低限
必要な長さのパルス幅に設計することが望ましい。この
基準パルスは、アドレス遷移検知回路（ＡＴＤ回路）等
で一般的に知られる回路にて生成されるパルス信号を利
用して生成されることが多い。このＡＴＤ回路例を図６
に示す。この回路は、遅延回路と排他的論理和回路とか
ら構成され、入力信号が変化すると、ワンショットパル
ス信号を生成・出力する。このワンショットパルス信号
のパルス幅は遅延回路にて調整を行う。この回路の動作
波形を図１４に示す。
ＳＲＡＭ等の半導体記憶装置では、アドレス入力回路に
入力されるアドレス信号の変化を検知して、内部回路で
必要となる、内部動作タイミング制御用の基準パルスを
生成する。この基準パルスは、メモリアレイからアドレ
ス指定したデータを読み出す為のタイミング信号の生成
に使用されたり、或いは、データ出力のタイミング信号
の生成に利用されたりと、主要周辺回路の動作タイミン
グ決定に用いられる。この基準パルスのパルス幅とタイ
ミングが一般的にアクセスタイムを決める一つの要因と
なる。したがって、この基準パルスは内部回路に最低限
必要な長さのパルス幅に設計することが望ましい。この
基準パルスは、アドレス遷移検知回路（ＡＴＤ回路）等
で一般的に知られる回路にて生成されるパルス信号を利
用して生成されることが多い。このＡＴＤ回路例を図６
に示す。この回路は、遅延回路と排他的論理和回路とか
ら構成され、入力信号が変化すると、ワンショットパル
ス信号を生成・出力する。このワンショットパルス信号
のパルス幅は遅延回路にて調整を行う。この回路の動作
波形を図１４に示す。
【０００７】ＡＴＤ回路にて生成されるワンショットパ
ルス信号を利用した基準パルス生成回路は、アドレス変
化の時間を基準とした基準パルスを生成する。基準パル
ス出力後、各回路にて所定の処理が行われ、データが出
力される。この信号の関係を図９に示す。なお、このよ
うなタイミング関係の図は、横軸が時間を示し、縦軸は
電位レベル（Ｈレベル又はＬレベル）を示すこととす
る。信号ＰＡＤ ＡＤは半導体記憶装置に入力されるア
ドレス信号を示す。このＰＡＤ ＡＤ信号を受けて出力
される、アドレス入力回路の出力信号をＡＤとする。こ
のＰＡＤ ＡＤからＡＤが出力されるまでの時間をＴ３
とする。信号ＡＤの変化をＡＴＤ回路が検知して、ワン
ショットパルス信号を生成、このワンショットパルス信
号を元に、インバータを用いた遅延回路等を利用して、
内部回路で必要な基準パルスを生成する。この信号をＡ
ＤＣＬＫとする。信号ＡＤの変化時間からＡＤＣＬＫの
立ち上がり時間までをＴ４とする。ＡＤＣＬＫ信号はＨ
レベルアクティブ信号とし、このＡＤＣＬＫ信号がＨレ
ベルの期間をＴ５とする。ＡＤＣＬＫがＬレベルとなっ
て一定時間Ｔ６を経過した後、データ出力される回路構
成とする。このデータ出力の波形タイミングをＤＯＵＴ
ＡＤとする。アドレス確定後からデータが出力される
までの時間がアクセスタイムとなるので、Ｔａｄがアド
レスアクセスタイムとなる。すなわち、Ｔａｄ＝Ｔ３＋
Ｔ４＋Ｔ５＋Ｔ６となる。
ルス信号を利用した基準パルス生成回路は、アドレス変
化の時間を基準とした基準パルスを生成する。基準パル
ス出力後、各回路にて所定の処理が行われ、データが出
力される。この信号の関係を図９に示す。なお、このよ
うなタイミング関係の図は、横軸が時間を示し、縦軸は
電位レベル（Ｈレベル又はＬレベル）を示すこととす
る。信号ＰＡＤ ＡＤは半導体記憶装置に入力されるア
ドレス信号を示す。このＰＡＤ ＡＤ信号を受けて出力
される、アドレス入力回路の出力信号をＡＤとする。こ
のＰＡＤ ＡＤからＡＤが出力されるまでの時間をＴ３
とする。信号ＡＤの変化をＡＴＤ回路が検知して、ワン
ショットパルス信号を生成、このワンショットパルス信
号を元に、インバータを用いた遅延回路等を利用して、
内部回路で必要な基準パルスを生成する。この信号をＡ
ＤＣＬＫとする。信号ＡＤの変化時間からＡＤＣＬＫの
立ち上がり時間までをＴ４とする。ＡＤＣＬＫ信号はＨ
レベルアクティブ信号とし、このＡＤＣＬＫ信号がＨレ
ベルの期間をＴ５とする。ＡＤＣＬＫがＬレベルとなっ
て一定時間Ｔ６を経過した後、データ出力される回路構
成とする。このデータ出力の波形タイミングをＤＯＵＴ
ＡＤとする。アドレス確定後からデータが出力される
までの時間がアクセスタイムとなるので、Ｔａｄがアド
レスアクセスタイムとなる。すなわち、Ｔａｄ＝Ｔ３＋
Ｔ４＋Ｔ５＋Ｔ６となる。
【０００８】アドレス変化は、どのアドレス端子が変化
しても検知できなければならない為、このＡＴＤ回路は
各アドレス入力回路の出力毎に必要である。ＡＴＤ回路
を利用して基準パルスを生成する場合、どのアドレスが
変化しても基準パルスが生成されなければならないの
で、図４のような構成、又は機能的に準ずる構成が一般
的である。図４に於ける遅延回路Ａの例を図７に示す。
図７の回路は、４段の変形インバータで構成される一般
的な遅延回路で、Ｎ０、Ｐ０は通常のＮ型、Ｐ型ＭＯＳ
トランジスタであるが、Ｎ１、Ｐ１は、遅延を持たせる
為に、ある程度その駆動能力が低くなるように設定され
ているＮ型、Ｐ型のＭＯＳトランジスタである。この回
路は、入力波形の立ち下がりは余り遅延させず、立ち上
がりを大きく遅延させる機能がある。遅延時間の長さ
は、インバータの段数で調節したり、ＭＯＳトランジス
タＮ１、Ｐ１の駆動能力にて調節を行う。
しても検知できなければならない為、このＡＴＤ回路は
各アドレス入力回路の出力毎に必要である。ＡＴＤ回路
を利用して基準パルスを生成する場合、どのアドレスが
変化しても基準パルスが生成されなければならないの
で、図４のような構成、又は機能的に準ずる構成が一般
的である。図４に於ける遅延回路Ａの例を図７に示す。
図７の回路は、４段の変形インバータで構成される一般
的な遅延回路で、Ｎ０、Ｐ０は通常のＮ型、Ｐ型ＭＯＳ
トランジスタであるが、Ｎ１、Ｐ１は、遅延を持たせる
為に、ある程度その駆動能力が低くなるように設定され
ているＮ型、Ｐ型のＭＯＳトランジスタである。この回
路は、入力波形の立ち下がりは余り遅延させず、立ち上
がりを大きく遅延させる機能がある。遅延時間の長さ
は、インバータの段数で調節したり、ＭＯＳトランジス
タＮ１、Ｐ１の駆動能力にて調節を行う。
【０００９】これらの回路にて構成された基準パルス発
生回路のタイミング関係を図１０に示す。ここでは、ア
ドレス信号０のみが変化したとする。アドレス信号０の
変化を受けて、アドレス入力回路０の出力に接続される
ＡＴＤ回路が動作し、ＡＴＤ０という信号が生成される
とする。各ＡＴＤ回路の合成信号であるＡＴＤＡＬＬ信
号が遅延回路Ａに入力される。遅延回路Ａは、立ち下が
り波形の入力はあまり遅延しないが、立ち上がり波形が
入力されると大きく遅延する。これにより、ＣＬＫ０の
ような出力波形が生成され、ＣＬＫ０信号とＡＴＤＡＬ
Ｌ信号にて基準パルスＣＬＫが生成される。
生回路のタイミング関係を図１０に示す。ここでは、ア
ドレス信号０のみが変化したとする。アドレス信号０の
変化を受けて、アドレス入力回路０の出力に接続される
ＡＴＤ回路が動作し、ＡＴＤ０という信号が生成される
とする。各ＡＴＤ回路の合成信号であるＡＴＤＡＬＬ信
号が遅延回路Ａに入力される。遅延回路Ａは、立ち下が
り波形の入力はあまり遅延しないが、立ち上がり波形が
入力されると大きく遅延する。これにより、ＣＬＫ０の
ような出力波形が生成され、ＣＬＫ０信号とＡＴＤＡＬ
Ｌ信号にて基準パルスＣＬＫが生成される。
【００１０】従来の設計では、スタンバイ解除信号であ
るＣＥ信号もアドレス信号と同様に扱われ、ＣＥ信号が
変化する、すなわち、スタンバイ状態からスタンバイ解
除状態になった場合も、ＣＥ信号入力回路の出力に接続
されている、ＡＴＤ回路と同様の回路であるＣＥ遷移検
知回路が動作する。また、スタンバイ状態からスタンバ
イ解除状態になる時には、このＣＥ信号（正確には、Ｃ
Ｅａ信号）は，先に述べたように、各アドレス入力回路
に入力され、各アドレス入力回路はＣＥ信号が入力され
た後にアドレス入力回路に入力されているアドレス信号
を出力する。例えば、ＣＥａ信号が入力される前（ＣＥ
ａ信号：Ｈレベル）では、あるアドレス入力回路（この
アドレス入力回路をアドレス入力回路Ａとする）のアド
レス入力にはＬレベル信号が入力されていても、このア
ドレス入力回路Ａの出力はＨレベル信号固定となるが、
ＣＥａ信号が入力される（ＣＥａ信号：Ｌレベル）と、
アドレス入力回路Ａの出力はＬレベルとなる。すなわ
ち、ＨレベルからＬレベルへとアドレス入力回路Ａの出
力が変化するわけである。そうすると、このアドレス入
力回路Ａの出力変化を受けて、アドレス入力回路Ａの出
力に接続されているＡＴＤ回路が動作する。
るＣＥ信号もアドレス信号と同様に扱われ、ＣＥ信号が
変化する、すなわち、スタンバイ状態からスタンバイ解
除状態になった場合も、ＣＥ信号入力回路の出力に接続
されている、ＡＴＤ回路と同様の回路であるＣＥ遷移検
知回路が動作する。また、スタンバイ状態からスタンバ
イ解除状態になる時には、このＣＥ信号（正確には、Ｃ
Ｅａ信号）は，先に述べたように、各アドレス入力回路
に入力され、各アドレス入力回路はＣＥ信号が入力され
た後にアドレス入力回路に入力されているアドレス信号
を出力する。例えば、ＣＥａ信号が入力される前（ＣＥ
ａ信号：Ｈレベル）では、あるアドレス入力回路（この
アドレス入力回路をアドレス入力回路Ａとする）のアド
レス入力にはＬレベル信号が入力されていても、このア
ドレス入力回路Ａの出力はＨレベル信号固定となるが、
ＣＥａ信号が入力される（ＣＥａ信号：Ｌレベル）と、
アドレス入力回路Ａの出力はＬレベルとなる。すなわ
ち、ＨレベルからＬレベルへとアドレス入力回路Ａの出
力が変化するわけである。そうすると、このアドレス入
力回路Ａの出力変化を受けて、アドレス入力回路Ａの出
力に接続されているＡＴＤ回路が動作する。
【００１１】ＣＥアクセス時に於いて、半導体記憶装置
に入力されるＣＥ信号と、このＣＥ信号を受けて、ＣＥ
入力回路の出力信号ＣＥａが各アドレス入力回路に入力
されるタイミング関係を図８に示す。図８において、Ｐ
ＡＤ ＣＥは、半導体記憶装置に入力されるＣＥ信号の
タイミングを示す。このＣＥ信号がＣＥ入力回路に入力
されて、ＣＥ入力回路の出力信号がＣＥａ信号である。
このＣＥａ信号は、Ｌレベルで、スタンバイ解除状態、
すなわち動作状態とする。ＣＥａ信号は各アドレス入力
回路に入力されるが、配置的にＣＥ入力回路に一番近い
アドレス入力回路のＣＥａ信号をＣＥａ（ＡＸ）、配置
的にＣＥ入力回路から一番遠いアドレス入力回路のＣＥ
ａ信号をＣＥａ（ＡＹ）とする。ＣＥ入力回路から出力
される信号配線の配線抵抗・容量は、ＣＥ入力回路から
遠いアドレス入力回路の方が大きい。この配線遅延の違
いの為、図８にあるように、ＣＥａ（ＡＹ）はＣＥａ
（ＡＸ）と比較してＴ２だけ遅れる。ＣＥａ（ＡＸ）を
入力とするアドレス入力回路の出力をＡＸ、ＣＥａ（Ａ
Ｙ）を入力とするアドレス入力回路の出力をＡＹとする
と、Ｔ２の遅延はそのまま出力ＡＸとＡＹの遅延時間差
となる。最終的に、ＣＥａ信号が出力されてから、ＡＹ
信号が出力されるまでの遅延時間はＴ１となる。
に入力されるＣＥ信号と、このＣＥ信号を受けて、ＣＥ
入力回路の出力信号ＣＥａが各アドレス入力回路に入力
されるタイミング関係を図８に示す。図８において、Ｐ
ＡＤ ＣＥは、半導体記憶装置に入力されるＣＥ信号の
タイミングを示す。このＣＥ信号がＣＥ入力回路に入力
されて、ＣＥ入力回路の出力信号がＣＥａ信号である。
このＣＥａ信号は、Ｌレベルで、スタンバイ解除状態、
すなわち動作状態とする。ＣＥａ信号は各アドレス入力
回路に入力されるが、配置的にＣＥ入力回路に一番近い
アドレス入力回路のＣＥａ信号をＣＥａ（ＡＸ）、配置
的にＣＥ入力回路から一番遠いアドレス入力回路のＣＥ
ａ信号をＣＥａ（ＡＹ）とする。ＣＥ入力回路から出力
される信号配線の配線抵抗・容量は、ＣＥ入力回路から
遠いアドレス入力回路の方が大きい。この配線遅延の違
いの為、図８にあるように、ＣＥａ（ＡＹ）はＣＥａ
（ＡＸ）と比較してＴ２だけ遅れる。ＣＥａ（ＡＸ）を
入力とするアドレス入力回路の出力をＡＸ、ＣＥａ（Ａ
Ｙ）を入力とするアドレス入力回路の出力をＡＹとする
と、Ｔ２の遅延はそのまま出力ＡＸとＡＹの遅延時間差
となる。最終的に、ＣＥａ信号が出力されてから、ＡＹ
信号が出力されるまでの遅延時間はＴ１となる。
【００１２】このような信号の関係がある場合の各アド
レス遷移検知回路で生成されるワンショットパルス信号
と基準パルス信号のタイミング動作を図１１で説明す
る。ＣＥａ信号の変化を受けてＣＥａＡＴＤ信号が生成
される。また、ＡＹ信号がアドレス変化する場合、すな
わち、ＡＹ信号のアドレス入力回路のアドレス入力であ
るアドレスパッドに入力されていた信号がＬ信号（この
信号を図１１のＰＡＤＡＹとする）の場合、ＣＥａ（Ａ
Ｙ）信号が入力されて、ＡＹ信号がＨレベルからＬレベ
ルへ変化する。この場合、ＡＴＤ回路が動作する。これ
により生成された信号をＡＹＡＴＤとする。従来の回路
方式では、ＣＥａＡＴＤ信号もＡＹＡＴＤ信号も図４の
ような回路にて合成されＡＴＤＡＬＬ ＣＥ信号とな
る。すなわち、ＡＴＤＡＬＬ ＣＥ信号は、ＣＥ信号の
変化と、アドレス信号の変化の両方に依存する信号とな
る。ＡＴＤＡＬＬ ＣＥ信号は同じく図４のような回路
にてＣＬＫ ＣＥ信号となる。
レス遷移検知回路で生成されるワンショットパルス信号
と基準パルス信号のタイミング動作を図１１で説明す
る。ＣＥａ信号の変化を受けてＣＥａＡＴＤ信号が生成
される。また、ＡＹ信号がアドレス変化する場合、すな
わち、ＡＹ信号のアドレス入力回路のアドレス入力であ
るアドレスパッドに入力されていた信号がＬ信号（この
信号を図１１のＰＡＤＡＹとする）の場合、ＣＥａ（Ａ
Ｙ）信号が入力されて、ＡＹ信号がＨレベルからＬレベ
ルへ変化する。この場合、ＡＴＤ回路が動作する。これ
により生成された信号をＡＹＡＴＤとする。従来の回路
方式では、ＣＥａＡＴＤ信号もＡＹＡＴＤ信号も図４の
ような回路にて合成されＡＴＤＡＬＬ ＣＥ信号とな
る。すなわち、ＡＴＤＡＬＬ ＣＥ信号は、ＣＥ信号の
変化と、アドレス信号の変化の両方に依存する信号とな
る。ＡＴＤＡＬＬ ＣＥ信号は同じく図４のような回路
にてＣＬＫ ＣＥ信号となる。
【００１３】また、アドレスアクセスの場合は図１２の
ようになる。ここで、ＰＡＤ ＡＤは、半導体記憶装置
に入力されるアドレス信号、ＡＤは、ＰＡＤ ＡＤ信号
がアドレス入力回路に入力されて出力される信号、ＡＤ
ＡＴＤは、ＡＤ信号のアドレス変化を受けて出力され
る、アドレス入力回路に接続されているＡＴＤ回路の出
力信号とする。アドレスアクセスであるので、ＣＥ信号
はＬレベル固定信号であり、その為、ＣＥ遷移検知回路
の出力もＬレベル固定となる（この信号を図１２のＣＥ
ＡＴＤとする）。これらの関係より、図４のような回路
にてＡＴＤＡＬＬＡＤ信号、ＣＬＫ ＡＤ信号が生成さ
れる。
ようになる。ここで、ＰＡＤ ＡＤは、半導体記憶装置
に入力されるアドレス信号、ＡＤは、ＰＡＤ ＡＤ信号
がアドレス入力回路に入力されて出力される信号、ＡＤ
ＡＴＤは、ＡＤ信号のアドレス変化を受けて出力され
る、アドレス入力回路に接続されているＡＴＤ回路の出
力信号とする。アドレスアクセスであるので、ＣＥ信号
はＬレベル固定信号であり、その為、ＣＥ遷移検知回路
の出力もＬレベル固定となる（この信号を図１２のＣＥ
ＡＴＤとする）。これらの関係より、図４のような回路
にてＡＴＤＡＬＬＡＤ信号、ＣＬＫ ＡＤ信号が生成さ
れる。
【００１４】ＣＥアクセス時の図１１と、アドレスアク
セス時の図１２の各タイミングを比較すると、入力信号
が変化した時間から、基準パルス（ＣＬＫ ＣＥ、ＣＬ
ＫＡＤ）の立ち上がりまでの時間は同じであるが、基準
パルスの立ち下がりまでの時間はＣＬＫ ＣＥの方が長
い。すなわち、基準パルスのパルス幅が、ＣＥアクセス
時の方が長くなっていることが分かる。
セス時の図１２の各タイミングを比較すると、入力信号
が変化した時間から、基準パルス（ＣＬＫ ＣＥ、ＣＬ
ＫＡＤ）の立ち上がりまでの時間は同じであるが、基準
パルスの立ち下がりまでの時間はＣＬＫ ＣＥの方が長
い。すなわち、基準パルスのパルス幅が、ＣＥアクセス
時の方が長くなっていることが分かる。
【００１５】基準パルスのパルス幅は一般的に内部回路
にて最小限必要な幅にて設計する。なぜなら、基準パル
ス幅が長くなると、アクセスタイムも長くなる為であ
る。ＣＥアクセス時にて最小限必要な基準パルス幅が生
成されるように設計すると、アドレスアクセス時に、最
小限必要な基準パルス幅以下の基準パルス幅となってし
まい、正常な回路動作が不可能となる。故に、従来で
は、基準パルス幅は、アドレスアクセス時にて最小限必
要な基準パルス幅が生成されるように設計する。アドレ
スアクセス時にて最小限必要な基準パルス幅でも、ＣＥ
アクセス時には、上記の説明のようにアドレスアクセス
時より長い基準パルス幅となる。すなわち、アドレスア
クセス時には最小限必要な基準パルス幅でも、ＣＥアク
セス時では必要以上の長さの基準パルス幅となっていた
ということである。
にて最小限必要な幅にて設計する。なぜなら、基準パル
ス幅が長くなると、アクセスタイムも長くなる為であ
る。ＣＥアクセス時にて最小限必要な基準パルス幅が生
成されるように設計すると、アドレスアクセス時に、最
小限必要な基準パルス幅以下の基準パルス幅となってし
まい、正常な回路動作が不可能となる。故に、従来で
は、基準パルス幅は、アドレスアクセス時にて最小限必
要な基準パルス幅が生成されるように設計する。アドレ
スアクセス時にて最小限必要な基準パルス幅でも、ＣＥ
アクセス時には、上記の説明のようにアドレスアクセス
時より長い基準パルス幅となる。すなわち、アドレスア
クセス時には最小限必要な基準パルス幅でも、ＣＥアク
セス時では必要以上の長さの基準パルス幅となっていた
ということである。
【００１６】基準パルスの立ち下がり以降、データが出
力されるまでの時間は、ＣＥアクセスでもアドレスアク
セスでも内部回路的に同じ動作をする為、図９に示され
るように、Ｔ６期間後、データが出力される。このタイ
ミング動作を図１３に示す。図１３のＤＯＵＴ ＡＤは
アドレスアクセス時のデータ出力、ＤＯＵＴ ＣＥはＣ
Ｅアクセス時のデータ出力タイミングを示す。Ｔａｄが
アドレスアクセスタイム、ＴｃｅがＣＥアクセスタイム
となる。図１３から明らかなように、ＣＥアクセスタイ
ムがアドレスアクセスタイムより遅れる。この遅れる時
間は図８のＴ１期間である。この、ＣＥアクセスがアド
レスアクセスより遅れる時間Ｔ１は、先に説明したよう
に、ＣＥ入力回路とアドレス入力回路間の距離によって
変化し、チップサイズが大きくなる程長くなる。
力されるまでの時間は、ＣＥアクセスでもアドレスアク
セスでも内部回路的に同じ動作をする為、図９に示され
るように、Ｔ６期間後、データが出力される。このタイ
ミング動作を図１３に示す。図１３のＤＯＵＴ ＡＤは
アドレスアクセス時のデータ出力、ＤＯＵＴ ＣＥはＣ
Ｅアクセス時のデータ出力タイミングを示す。Ｔａｄが
アドレスアクセスタイム、ＴｃｅがＣＥアクセスタイム
となる。図１３から明らかなように、ＣＥアクセスタイ
ムがアドレスアクセスタイムより遅れる。この遅れる時
間は図８のＴ１期間である。この、ＣＥアクセスがアド
レスアクセスより遅れる時間Ｔ１は、先に説明したよう
に、ＣＥ入力回路とアドレス入力回路間の距離によって
変化し、チップサイズが大きくなる程長くなる。
【００１７】以上のことから、従来は、ＣＥアクセスの
方がアドレスアクセスより基準パルス幅が余分に長くな
るため、アクセスタイムが遅くなっていた。したがっ
て、アドレスアクセスがＣＥアクセスより高速に動作し
たとしても、チップ全体としてのアクセスタイム性能は
ＣＥアクセスタイムで決定されていた。
方がアドレスアクセスより基準パルス幅が余分に長くな
るため、アクセスタイムが遅くなっていた。したがっ
て、アドレスアクセスがＣＥアクセスより高速に動作し
たとしても、チップ全体としてのアクセスタイム性能は
ＣＥアクセスタイムで決定されていた。
【００１８】この技術課題の解決の為、例えば、特開昭
６１−２６７９９１号公報に示される、パルス幅を制御
できるＡＴＤ回路も考案されているが、基準パルスが、
ＣＥ信号の変化によって生成されるＣＥ遷移検知回路の
出力信号と、アドレス信号の変化によって生成されるＡ
ＴＤ信号の合成信号である以上、ＣＥアクセス時の基準
パルス幅はアドレスアクセス時の基準パルス幅より余分
に長くなる。
６１−２６７９９１号公報に示される、パルス幅を制御
できるＡＴＤ回路も考案されているが、基準パルスが、
ＣＥ信号の変化によって生成されるＣＥ遷移検知回路の
出力信号と、アドレス信号の変化によって生成されるＡ
ＴＤ信号の合成信号である以上、ＣＥアクセス時の基準
パルス幅はアドレスアクセス時の基準パルス幅より余分
に長くなる。
【００１９】
【課題を解決する為の手段】本発明の発明者は上記課題
を解決すべく考慮を重ねた結果、チップ面積の増大を招
くことなく、ＣＥアクセスタイムが、アドレスアクセス
タイムより遅れることを防止する方法を見出し、本発明
に至った。
を解決すべく考慮を重ねた結果、チップ面積の増大を招
くことなく、ＣＥアクセスタイムが、アドレスアクセス
タイムより遅れることを防止する方法を見出し、本発明
に至った。
【００２０】請求項１に係る本発明の半導体記憶装置
は、スタンバイ機能を有する内部同期式の半導体記憶装
置に於いて、スタンバイ解除時に形成される内部動作タ
イミング制御用の基準パルスが、アドレス信号遷移時に
形成される内部動作タイミング制御用の基準パルスより
遅延しない構成として成る基準パルス発生回路を設けて
成ることを特徴とするものである。
は、スタンバイ機能を有する内部同期式の半導体記憶装
置に於いて、スタンバイ解除時に形成される内部動作タ
イミング制御用の基準パルスが、アドレス信号遷移時に
形成される内部動作タイミング制御用の基準パルスより
遅延しない構成として成る基準パルス発生回路を設けて
成ることを特徴とするものである。
【００２１】また、請求項２に係る本発明の半導体記憶
装置は、前記請求項１に係る半導体記憶装置に於いて、
スタンバイ解除時に所定の基準パルスを発生する第１の
パルス発生手段と、アドレス信号遷移時に所定の基準パ
ルスを発生する第２のパルス発生手段とを備え、前記第
１のパルス発生手段により前記内部動作タイミング制御
用の基準パルスを発生するときは前記第２のパルス発生
手段の動作を無効にする構成として成る基準パルス発生
回路を設けて成ることを特徴とするものである。
装置は、前記請求項１に係る半導体記憶装置に於いて、
スタンバイ解除時に所定の基準パルスを発生する第１の
パルス発生手段と、アドレス信号遷移時に所定の基準パ
ルスを発生する第２のパルス発生手段とを備え、前記第
１のパルス発生手段により前記内部動作タイミング制御
用の基準パルスを発生するときは前記第２のパルス発生
手段の動作を無効にする構成として成る基準パルス発生
回路を設けて成ることを特徴とするものである。
【００２２】更に、請求項３に係る本発明の半導体記憶
装置は、前記請求項１に係る半導体記憶装置に於いて、
スタンバイ解除時に所定の基準パルスを発生する第１の
パルス発生手段と、何れかのアドレス信号またはスタン
バイ解除信号の遷移時に所定の基準パルスを発生する第
２のパルス発生手段と、前記第１のパルス発生手段の出
力パルスを入力し、より幅の広いパルスを発生する第３
のパルス発生手段とを備え、該第３のパルス発生手段の
出力が有効な期間に於ける、前記第２のパルス発生手段
の出力パルスを無効にする構成として成る基準パルス発
生回路を設けて成ることを特徴とするものである。
装置は、前記請求項１に係る半導体記憶装置に於いて、
スタンバイ解除時に所定の基準パルスを発生する第１の
パルス発生手段と、何れかのアドレス信号またはスタン
バイ解除信号の遷移時に所定の基準パルスを発生する第
２のパルス発生手段と、前記第１のパルス発生手段の出
力パルスを入力し、より幅の広いパルスを発生する第３
のパルス発生手段とを備え、該第３のパルス発生手段の
出力が有効な期間に於ける、前記第２のパルス発生手段
の出力パルスを無効にする構成として成る基準パルス発
生回路を設けて成ることを特徴とするものである。
【００２３】更に、請求項４に係る本発明の半導体記憶
装置は、前記請求項３に係る半導体記憶装置に於いて、
スタンバイ解除時には前記第１のパルス発生手段の出力
パルスより前記内部動作タイミング制御用の基準パルス
を発生し、何れかのアドレス信号のみが遷移した時は前
記第２のパルス発生手段の出力パルスより前記内部動作
タイミング制御用の基準パルスを発生する構成として成
る基準パルス発生回路を設けて成ることを特徴とするも
のである。
装置は、前記請求項３に係る半導体記憶装置に於いて、
スタンバイ解除時には前記第１のパルス発生手段の出力
パルスより前記内部動作タイミング制御用の基準パルス
を発生し、何れかのアドレス信号のみが遷移した時は前
記第２のパルス発生手段の出力パルスより前記内部動作
タイミング制御用の基準パルスを発生する構成として成
る基準パルス発生回路を設けて成ることを特徴とするも
のである。
【００２４】かかる本発明の半導体記憶装置によれば、
ＣＥアクセス時に於いては、ＣＥ信号の変化をＣＥ入力
回路の出力に接続されるＣＥ遷移検知回路によって検知
して生成される信号のみで基準パルスを生成してアクセ
ス動作を行う。ＣＥ信号の変化を受けて、各アドレス入
力回路にＣＥａ信号が入力された後に、アドレス信号の
変化を受けて、それらのアドレス入力回路の出力に接続
されているＡＴＤ回路によって生成されるＡＴＤ信号
は、基準パルスの生成には寄与しない。この為、ＣＥア
クセス時の基準パルス生成タイミング、パルス幅は、ア
ドレスアクセス時のそれと変わりなく、従来のように、
ＣＥアクセス時のみアクセスタイムが遅くなるといった
ことは無くなる。また、アドレスアクセス時に於いて
は、ＣＥアクセス時には基準パルスの生成には寄与しな
かったアドレス信号の変化を受けて、それらのアドレス
入力回路の出力に接続されているＡＴＤ回路によって生
成される信号が逆に有効となり、アドレスアクセス時の
基準パルスの生成に寄与し、従来のアクセスタイムと同
等のアクセスタイムを実現する。
ＣＥアクセス時に於いては、ＣＥ信号の変化をＣＥ入力
回路の出力に接続されるＣＥ遷移検知回路によって検知
して生成される信号のみで基準パルスを生成してアクセ
ス動作を行う。ＣＥ信号の変化を受けて、各アドレス入
力回路にＣＥａ信号が入力された後に、アドレス信号の
変化を受けて、それらのアドレス入力回路の出力に接続
されているＡＴＤ回路によって生成されるＡＴＤ信号
は、基準パルスの生成には寄与しない。この為、ＣＥア
クセス時の基準パルス生成タイミング、パルス幅は、ア
ドレスアクセス時のそれと変わりなく、従来のように、
ＣＥアクセス時のみアクセスタイムが遅くなるといった
ことは無くなる。また、アドレスアクセス時に於いて
は、ＣＥアクセス時には基準パルスの生成には寄与しな
かったアドレス信号の変化を受けて、それらのアドレス
入力回路の出力に接続されているＡＴＤ回路によって生
成される信号が逆に有効となり、アドレスアクセス時の
基準パルスの生成に寄与し、従来のアクセスタイムと同
等のアクセスタイムを実現する。
【００２５】また、本発明の半導体記憶装置によれば、
ＣＥアクセス時に、ＣＥ信号が各アドレス入力回路に入
力される配線長に関係なく基準パルスを発生する為、従
来、チップの大きさによって変化していた、ＣＥ信号が
ＣＥ入力回路に入力されて出力される信号であるＣＥａ
信号の各アドレス入力回路まで入力される遅延時間が、
基準パルス生成動作と関係なくなり、従来のチップの大
きさで基準パルスが変化して、ＣＥアクセスのアクセス
タイムが変化していたことがなくなるものである。
ＣＥアクセス時に、ＣＥ信号が各アドレス入力回路に入
力される配線長に関係なく基準パルスを発生する為、従
来、チップの大きさによって変化していた、ＣＥ信号が
ＣＥ入力回路に入力されて出力される信号であるＣＥａ
信号の各アドレス入力回路まで入力される遅延時間が、
基準パルス生成動作と関係なくなり、従来のチップの大
きさで基準パルスが変化して、ＣＥアクセスのアクセス
タイムが変化していたことがなくなるものである。
【００２６】したがって、本発明の半導体記憶装置によ
れば、アドレスアクセスとＣＥアクセスのアクセスタイ
ムがほぼ同じとなり、その結果、チップ全体の性能とし
てアクセスタイム高速化が図れるものである。
れば、アドレスアクセスとＣＥアクセスのアクセスタイ
ムがほぼ同じとなり、その結果、チップ全体の性能とし
てアクセスタイム高速化が図れるものである。
【００２７】
【発明の実施の形態】以下、実施形態に基づいて本発明
を詳細に説明する。
を詳細に説明する。
【００２８】図１は、従来の回路である図４に対応す
る、本発明の一実施形態を示す回路図である。
る、本発明の一実施形態を示す回路図である。
【００２９】図に於いて、１はアドレス入力回路、２は
アドレス遷移検知回路（ＡＴＤ回路）、３はノアゲー
ト、７、１１、１３及び１５はナンドゲート、４、１
０、１２及び１４はインバータ、５はＣＥ入力回路、６
はＣＥ遷移検知回路、８及び９は遅延回路である。ＣＥ
入力回路５、アドレス入力回路１、ＣＥ遷移検知回路
６、ＡＴＤ回路２、及び遅延回路９（遅延回路Ａ）は、
図４の従来回路と同じ回路とする。
アドレス遷移検知回路（ＡＴＤ回路）、３はノアゲー
ト、７、１１、１３及び１５はナンドゲート、４、１
０、１２及び１４はインバータ、５はＣＥ入力回路、６
はＣＥ遷移検知回路、８及び９は遅延回路である。ＣＥ
入力回路５、アドレス入力回路１、ＣＥ遷移検知回路
６、ＡＴＤ回路２、及び遅延回路９（遅延回路Ａ）は、
図４の従来回路と同じ回路とする。
【００３０】また、図２は、図１の回路で、ＣＥ信号が
変化した場合（ＣＥアクセス）のタイミング関係を示し
ているタイミング図であり、図３は、図１の回路でアド
レス信号が変化した場合（アドレスアクセス）として、
アドレス信号０のみが変化した場合のタイミング関係を
示しているタイミング図である。
変化した場合（ＣＥアクセス）のタイミング関係を示し
ているタイミング図であり、図３は、図１の回路でアド
レス信号が変化した場合（アドレスアクセス）として、
アドレス信号０のみが変化した場合のタイミング関係を
示しているタイミング図である。
【００３１】まず、図１の回路に於いてアドレスアクセ
ス時（図３）を説明する。図１によると、アドレス信号
０のみが変化した場合、アドレス信号はアドレス入力回
路０を通過し、ＡＴＤ回路にて、アドレス信号０の変化
が検知される。この信号が図３に於けるＡＴＤ０ ＮＥ
Ｗというタイミング信号波形になる。アドレスアクセス
であるので、ＣＥ信号はＬレベル固定であり、この為、
ＡＴＤＣＥは図３のようにＬレベル固定出力となる。し
たがって、ノードＡはＨレベルとなる。ここで、遅延回
路Ｂの例として図７の回路を示す。図７の回路は、先に
説明した変形インバータを使用した遅延回路であり、こ
の回路と同様な機能が実現できれば、特にこのような回
路構成でなくてもよい。ノードＡはＨレベル固定である
為、遅延回路Ｂの出力もＨレベルとなる。順番に考える
と、ノードＣはＨレベルとなる。ノードＤはＡＴＤ０
ＮＥＷ信号を受けて図３のＤのようなタイミング信号波
形となる。ノードＥは、ノードＣとノードＤの関係から
図３のＥのようなタイミング信号波形となり、ＡＴＤＡ
ＬＬ ＮＥＷの信号が生成される。ＡＴＤＡＬＬＮＥＷ
信号からの信号波形は、従来と同様ＣＬＫ０ ＮＥＷと
いった波形が生成される。これらの関係から、従来技術
でのアドレスアクセスとほぼ同様のタイミングで、基準
パルス（ＣＬＫ ＮＥＷ）が生成され、遅延回路Ａを従
来と同様な構成にして、基準パルス幅を従来と同じ幅に
すれば、従来技術と比較してアドレスアクセスが遅くな
るということはない。
ス時（図３）を説明する。図１によると、アドレス信号
０のみが変化した場合、アドレス信号はアドレス入力回
路０を通過し、ＡＴＤ回路にて、アドレス信号０の変化
が検知される。この信号が図３に於けるＡＴＤ０ ＮＥ
Ｗというタイミング信号波形になる。アドレスアクセス
であるので、ＣＥ信号はＬレベル固定であり、この為、
ＡＴＤＣＥは図３のようにＬレベル固定出力となる。し
たがって、ノードＡはＨレベルとなる。ここで、遅延回
路Ｂの例として図７の回路を示す。図７の回路は、先に
説明した変形インバータを使用した遅延回路であり、こ
の回路と同様な機能が実現できれば、特にこのような回
路構成でなくてもよい。ノードＡはＨレベル固定である
為、遅延回路Ｂの出力もＨレベルとなる。順番に考える
と、ノードＣはＨレベルとなる。ノードＤはＡＴＤ０
ＮＥＷ信号を受けて図３のＤのようなタイミング信号波
形となる。ノードＥは、ノードＣとノードＤの関係から
図３のＥのようなタイミング信号波形となり、ＡＴＤＡ
ＬＬ ＮＥＷの信号が生成される。ＡＴＤＡＬＬＮＥＷ
信号からの信号波形は、従来と同様ＣＬＫ０ ＮＥＷと
いった波形が生成される。これらの関係から、従来技術
でのアドレスアクセスとほぼ同様のタイミングで、基準
パルス（ＣＬＫ ＮＥＷ）が生成され、遅延回路Ａを従
来と同様な構成にして、基準パルス幅を従来と同じ幅に
すれば、従来技術と比較してアドレスアクセスが遅くな
るということはない。
【００３２】次に、図１の回路に於いてＣＥアクセス時
（図２）を説明する。図１によると、ＣＥ信号がＨレベ
ルからＬレベルに変化すると、ＣＥ入力回路の出力もＨ
レベルからＬレベルへと変化する。この信号変化をＣＥ
遷移検知回路が検知し、図２に於けるＡＴＤＣＥ信号と
なる。図１の回路より、図１のノードＡは、図２に於け
るＡのタイミング信号波形となり、図１のノードＢは、
遅延回路Ｂの働きにより図２のＢのタイミング信号波形
となる。これらより、図１のノードＣは、図２のＣのタ
イミング波形となる。さて、アドレス信号は、先に説明
したが、ＣＥａ信号がアドレス入力回路に入力される前
にアドレス信号としてアドレス入力回路にＬレベル信号
が入力されている場合、ＣＥａ信号が入力されること
で、ＨレベルからＬレベルへのアドレス変化が発生し、
その結果、図２におけるＡＴＤ０ＮＥＷのようなタイミ
ング信号が生成される。したがって、図１のノードＤ
は、図２に於けるＤのタイミング波形となる。図２のよ
うに、図１のノードＣがＬレベルの期間中にノードＤの
Ｈレベルの期間が存在すると、ノードＥの出力はＨレベ
ル固定となる。本発明では、このノードＣがＬレベル期
間中にノードＤのＨレベル期間を存在させるように遅延
回路Ｂの調整を行う。すなわち、本発明の回路構成は、
ノードＣのＬレベル期間の開始は必ずノードＤのＨレベ
ル期間の開始より早く開始され、遅延回路Ｂの遅延調節
により、ノードＤのＨレベル期間後にノードＣのＬレベ
ル期間を終了するように調整する。図１のノードＥの出
力がＨレベル固定である場合、ＡＴＤＡＬＬ ＮＥＷ信
号の変化タイミングはノードＡのタイミング変化のみに
依存する。すなわち、本発明に於けるＡＴＤＡＬＬ Ｎ
ＥＷ信号の生成はＣＥ信号の変化のみに依存し、アドレ
ス信号の変化に依存しない。ＡＴＤＡＬＬ ＮＥＷ信号
以降の回路構成は従来と同様であり、図２のＣＬＫＮＥ
Ｗのような基準パルスが生成される。遅延回路Ａを従来
と同じ回路構成にすると、この基準パルスは従来のＣＥ
アクセスと比較して立ち上がりは同程度のタイミングで
あるが、立ち下がりまでの時間が従来のＣＥアクセスよ
り短くなる。すなわち、基準パルス信号幅が従来のＣＥ
アクセスより短くなる。
（図２）を説明する。図１によると、ＣＥ信号がＨレベ
ルからＬレベルに変化すると、ＣＥ入力回路の出力もＨ
レベルからＬレベルへと変化する。この信号変化をＣＥ
遷移検知回路が検知し、図２に於けるＡＴＤＣＥ信号と
なる。図１の回路より、図１のノードＡは、図２に於け
るＡのタイミング信号波形となり、図１のノードＢは、
遅延回路Ｂの働きにより図２のＢのタイミング信号波形
となる。これらより、図１のノードＣは、図２のＣのタ
イミング波形となる。さて、アドレス信号は、先に説明
したが、ＣＥａ信号がアドレス入力回路に入力される前
にアドレス信号としてアドレス入力回路にＬレベル信号
が入力されている場合、ＣＥａ信号が入力されること
で、ＨレベルからＬレベルへのアドレス変化が発生し、
その結果、図２におけるＡＴＤ０ＮＥＷのようなタイミ
ング信号が生成される。したがって、図１のノードＤ
は、図２に於けるＤのタイミング波形となる。図２のよ
うに、図１のノードＣがＬレベルの期間中にノードＤの
Ｈレベルの期間が存在すると、ノードＥの出力はＨレベ
ル固定となる。本発明では、このノードＣがＬレベル期
間中にノードＤのＨレベル期間を存在させるように遅延
回路Ｂの調整を行う。すなわち、本発明の回路構成は、
ノードＣのＬレベル期間の開始は必ずノードＤのＨレベ
ル期間の開始より早く開始され、遅延回路Ｂの遅延調節
により、ノードＤのＨレベル期間後にノードＣのＬレベ
ル期間を終了するように調整する。図１のノードＥの出
力がＨレベル固定である場合、ＡＴＤＡＬＬ ＮＥＷ信
号の変化タイミングはノードＡのタイミング変化のみに
依存する。すなわち、本発明に於けるＡＴＤＡＬＬ Ｎ
ＥＷ信号の生成はＣＥ信号の変化のみに依存し、アドレ
ス信号の変化に依存しない。ＡＴＤＡＬＬ ＮＥＷ信号
以降の回路構成は従来と同様であり、図２のＣＬＫＮＥ
Ｗのような基準パルスが生成される。遅延回路Ａを従来
と同じ回路構成にすると、この基準パルスは従来のＣＥ
アクセスと比較して立ち上がりは同程度のタイミングで
あるが、立ち下がりまでの時間が従来のＣＥアクセスよ
り短くなる。すなわち、基準パルス信号幅が従来のＣＥ
アクセスより短くなる。
【００３３】以上の説明から、本発明のＣＥアクセスの
基準パルス幅は、本発明のアドレスアクセスの基準パル
ス幅とほぼ同じである。したがって、ＣＥアクセス（又
はアドレスアクセス）の基準パルス幅を内部回路の動作
に最小限必要な幅にするように遅延回路Ａを調整すれ
ば、アドレスアクセス（又はＣＥアクセス）でも同様な
基準パルス幅となり、内部回路的に不都合は発生しな
い。すなわち、従来では、アドレスアクセス時に最小限
必要な基準パルス幅を調整すれば、ＣＥアクセスでは余
分長さの基準パルス幅となっていたことが、本発明によ
れば、アドレスアクセスでも、ＣＥアクセスでも余分な
長さの基準パルス幅がなくなる。
基準パルス幅は、本発明のアドレスアクセスの基準パル
ス幅とほぼ同じである。したがって、ＣＥアクセス（又
はアドレスアクセス）の基準パルス幅を内部回路の動作
に最小限必要な幅にするように遅延回路Ａを調整すれ
ば、アドレスアクセス（又はＣＥアクセス）でも同様な
基準パルス幅となり、内部回路的に不都合は発生しな
い。すなわち、従来では、アドレスアクセス時に最小限
必要な基準パルス幅を調整すれば、ＣＥアクセスでは余
分長さの基準パルス幅となっていたことが、本発明によ
れば、アドレスアクセスでも、ＣＥアクセスでも余分な
長さの基準パルス幅がなくなる。
【００３４】図１５は、本発明の他の実施形態を示す回
路図である。
路図である。
【００３５】図に於いて、１はアドレス入力回路、２は
アドレス遷移検知回路（ＡＴＤ回路）、３、７’及び１
３’はノアゲート、１１及び１５はナンドゲート、１０
及び１２’はインバータ、５はＣＥ入力回路、６はＣＥ
遷移検知回路、８及び９は遅延回路である。ＣＥ入力回
路５、アドレス入力回路１、ＣＥ遷移検知回路６、ＡＴ
Ｄ回路２、及び遅延回路９（遅延回路Ａ）は、図４の従
来回路と同じ回路とする。
アドレス遷移検知回路（ＡＴＤ回路）、３、７’及び１
３’はノアゲート、１１及び１５はナンドゲート、１０
及び１２’はインバータ、５はＣＥ入力回路、６はＣＥ
遷移検知回路、８及び９は遅延回路である。ＣＥ入力回
路５、アドレス入力回路１、ＣＥ遷移検知回路６、ＡＴ
Ｄ回路２、及び遅延回路９（遅延回路Ａ）は、図４の従
来回路と同じ回路とする。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置によれば、アドレスアクセス時に於いて
もＣＥアクセス時に於いても同等の基準パルス幅が得ら
れるので、アドレスアクセス時に於いてもＣＥアクセス
時に於いても同等のアクセスタイムが得られる。この結
果、ＣＥアクセスがアドレスアクセスより遅れることを
防ぎ、従来ＣＥアクセスで決定されていたチップ全体の
アクセスタイム性能が改善されるものである。
半導体記憶装置によれば、アドレスアクセス時に於いて
もＣＥアクセス時に於いても同等の基準パルス幅が得ら
れるので、アドレスアクセス時に於いてもＣＥアクセス
時に於いても同等のアクセスタイムが得られる。この結
果、ＣＥアクセスがアドレスアクセスより遅れることを
防ぎ、従来ＣＥアクセスで決定されていたチップ全体の
アクセスタイム性能が改善されるものである。
【図１】本発明の一実施形態を示す回路構成図である。
【図２】本発明の一実施形態である図１の回路に於ける
ＣＥアクセス時の基準パルス発生のタイミング波形図で
ある。
ＣＥアクセス時の基準パルス発生のタイミング波形図で
ある。
【図３】本発明の一実施形態である図１の回路に於ける
アドレスアクセス時の基準パルス発生のタイミング波形
図である。
アドレスアクセス時の基準パルス発生のタイミング波形
図である。
【図４】従来技術の回路構成図である。
【図５】（ａ）は、従来技術のアドレス入力回路の回路
図であり、（ｂ）は、従来技術のＣＥ入力回路の回路図
である。
図であり、（ｂ）は、従来技術のＣＥ入力回路の回路図
である。
【図６】従来技術のＡＴＤ回路の回路図である。
【図７】変形インバータを使用した遅延回路の回路図で
ある。
ある。
【図８】従来技術に於けるＣＥ信号が入力されてアドレ
ス入力回路が動作するタイミング波形図である。
ス入力回路が動作するタイミング波形図である。
【図９】一般的なアクセスタイムのタイミング構成を説
明をする為のタイミング波形図である。
明をする為のタイミング波形図である。
【図１０】従来技術に於けるＡＴＤ信号より基準パルス
を発生するタイミング波形図である。
を発生するタイミング波形図である。
【図１１】従来技術に於けるＣＥアクセス時の基準パル
ス発生のタイミング波形図である。
ス発生のタイミング波形図である。
【図１２】従来技術に於けるアドレスアクセス時の基準
パルス発生のタイミング波形図である。
パルス発生のタイミング波形図である。
【図１３】従来技術に於けるアドレスアクセスとＣＥア
クセスのアクセスタイム比較のタイミング波形図であ
る。
クセスのアクセスタイム比較のタイミング波形図であ
る。
【図１４】従来技術に於けるＡＴＤ回路の動作タイミン
グ波形図である。
グ波形図である。
【図１５】本発明の他の実施形態を示す回路図である。
１ アドレス入力回路 ２ アドレス遷移検知回
路 ５ ＣＥ入力回路 ６ ＣＥ遷移検知回路 ３、７’、１３’ ノアゲート ７、１１、１３、１５ ナンドゲート ４、１０、１２、１２’、１４ インバータ ８、９ 遅延回路
路 ５ ＣＥ入力回路 ６ ＣＥ遷移検知回路 ３、７’、１３’ ノアゲート ７、１１、１３、１５ ナンドゲート ４、１０、１２、１２’、１４ インバータ ８、９ 遅延回路
Claims (4)
- 【請求項１】 スタンバイ機能を有する内部同期式の半
導体記憶装置に於いて、スタンバイ解除時に形成される
内部動作タイミング制御用の基準パルスが、アドレス信
号遷移時に形成される内部動作タイミング制御用の基準
パルスより遅延しない構成として成る基準パルス発生回
路を設けて成ることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置に於い
て、スタンバイ解除時に所定の基準パルスを発生する第
１のパルス発生手段と、アドレス信号遷移時に所定の基
準パルスを発生する第２のパルス発生手段とを備え、前
記第１のパルス発生手段により前記内部動作タイミング
制御用の基準パルスを発生するときは前記第２のパルス
発生手段の動作を無効にする構成として成る基準パルス
発生回路を設けて成ることを特徴とする半導体記憶装
置。 - 【請求項３】 請求項１に記載の半導体記憶装置に於い
て、スタンバイ解除時に所定の基準パルスを発生する第
１のパルス発生手段と、何れかのアドレス信号またはス
タンバイ解除信号の遷移時に所定の基準パルスを発生す
る第２のパルス発生手段と、前記第１のパルス発生手段
の出力パルスを入力し、より幅の広いパルスを発生する
第３のパルス発生手段とを備え、該第３のパルス発生手
段の出力が有効な期間に於ける、前記第２のパルス発生
手段の出力パルスを無効にする構成として成る基準パル
ス発生回路を設けて成ることを特徴とする半導体記憶装
置。 - 【請求項４】 請求項３に記載の半導体記憶装置に於い
て、スタンバイ解除時には前記第１のパルス発生手段の
出力パルスより前記内部動作タイミング制御用の基準パ
ルスを発生し、何れかのアドレス信号のみが遷移した時
は前記第２のパルス発生手段の出力パルスより前記内部
動作タイミング制御用の基準パルスを発生する構成とし
て成る基準パルス発生回路を設けて成ることを特徴とす
る半導体記憶装置。
Priority Applications (4)
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP14360998A JP3499746B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体記憶装置 |
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| CN108398913B (zh) * | 2018-05-16 | 2024-04-23 | 中电科航空电子有限公司 | 一种通用飞机外挂物投放控制系统及方法 |
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