JPS61267991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61267991A JPS61267991A JP60110683A JP11068385A JPS61267991A JP S61267991 A JPS61267991 A JP S61267991A JP 60110683 A JP60110683 A JP 60110683A JP 11068385 A JP11068385 A JP 11068385A JP S61267991 A JPS61267991 A JP S61267991A
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- Japan
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- circuit
- node
- signal
- input
- shot
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するものである。
従来この種の半導体記憶装置として、第７図に示すもの
があった。第７図は内部同期型スタティックＲＡＭで使
用されるアドレス・トランデイション・ディテクタ（Ａ
ＴＤ）回路とその周辺を示す図である。図においてＡ１
〜ＡＮはアドレス入力信号である、Ｃ５ｅｘｔはチップ
セレクト入力信号であり、Ｌｏｗの時チップを活性化す
る。ＬはＡ１〜ＡＮなるアドレス入力信号に対する入カ
バ、７フアであり、アドレス入力とＣＳ信号のＮＯＲ回
路となっている。２はＣ５ｅｘｔなるチ・ノブセレクト
入力信号に対する大力バッファであり、ＣＳ信号を出力
する。３はＡ１〜ＡＮの各アドレス信号の変化に応じて
ワンショットパルスを出す各アドレス入力に対するＡＴ
Ｄ回路、４はＡＴＤ回路３゜の出力をまとめるＯＲ回路
である。
があった。第７図は内部同期型スタティックＲＡＭで使
用されるアドレス・トランデイション・ディテクタ（Ａ
ＴＤ）回路とその周辺を示す図である。図においてＡ１
〜ＡＮはアドレス入力信号である、Ｃ５ｅｘｔはチップ
セレクト入力信号であり、Ｌｏｗの時チップを活性化す
る。ＬはＡ１〜ＡＮなるアドレス入力信号に対する入カ
バ、７フアであり、アドレス入力とＣＳ信号のＮＯＲ回
路となっている。２はＣ５ｅｘｔなるチ・ノブセレクト
入力信号に対する大力バッファであり、ＣＳ信号を出力
する。３はＡ１〜ＡＮの各アドレス信号の変化に応じて
ワンショットパルスを出す各アドレス入力に対するＡＴ
Ｄ回路、４はＡＴＤ回路３゜の出力をまとめるＯＲ回路
である。
第８図はＡＴＤ回路３の一例を示したものであり、遅延
回路５とＸＯＲ回路６とからなっている。
回路５とＸＯＲ回路６とからなっている。
次に動作について説明する。
第６図（ａ）及び（ｂ）に従来型の動作タイミング図を
示す。図（ａ）ではアドレス信号が変化した場合を示し
ており、アドレス信号が変化すると入カバ・ノファ１の
出力が変化し、ＡＴＤ回路３はワンショットパルスを発
生する。第８図はこのＡＴＤ回路３の一例であり、この
動作波形図を第５図に示しである。
示す。図（ａ）ではアドレス信号が変化した場合を示し
ており、アドレス信号が変化すると入カバ・ノファ１の
出力が変化し、ＡＴＤ回路３はワンショットパルスを発
生する。第８図はこのＡＴＤ回路３の一例であり、この
動作波形図を第５図に示しである。
すなわちＡｉが変化すると、遅延回路５によりＤＡｉが
発生する。Ｋ〒とＤＡｉを入力するとＸ０Ｒ（排他的論
理和）回路６は出力信号ＡＴＳｉを発生する。このとき
ＡＴＤ回路３の出力のワンショットパルスの幅は遅延回
路５の遅延時間により決定している・第７図においてＯ
Ｒ回路４は少なくとも１つのＡＴＳｉが立ち上がると、
ＡＴＤはＬｏｉｑからｔｌｉｇｈに変化し、全てのＡＴ
Ｓｉが立ち下がると旧ｇｈからＬｏｗに変化する。この
ようにして発生したＡＴＤ信号は、ビット線負荷の制御
、センスアンプの活性化等主要周辺回路の動作タイを示
している。Ｃ３ｅｘｔが旧ｇｈの時ＣＳは旧ｇｈであり
、入カバソファ１はアドレス入力とＣＳのＮＯＲ回路に
なっているので入力バッファ１の出力Ａ１〜ＡＮはすべ
てＬｏｗになっている。ＣＳｅ、ｘｔが旧ｇｈからＬｏ
−に変化すると、ＣＳバッファ２で遅延したのちｉ３が
旧ｇｈからＬｏｗに変化する。するとこの遅延の分遅れ
てＡＴＤ回路３の出力が変化し、結局ＡＴＤ信号はＣＳ
バッファで遅延した分遅れることになる。
発生する。Ｋ〒とＤＡｉを入力するとＸ０Ｒ（排他的論
理和）回路６は出力信号ＡＴＳｉを発生する。このとき
ＡＴＤ回路３の出力のワンショットパルスの幅は遅延回
路５の遅延時間により決定している・第７図においてＯ
Ｒ回路４は少なくとも１つのＡＴＳｉが立ち上がると、
ＡＴＤはＬｏｉｑからｔｌｉｇｈに変化し、全てのＡＴ
Ｓｉが立ち下がると旧ｇｈからＬｏｗに変化する。この
ようにして発生したＡＴＤ信号は、ビット線負荷の制御
、センスアンプの活性化等主要周辺回路の動作タイを示
している。Ｃ３ｅｘｔが旧ｇｈの時ＣＳは旧ｇｈであり
、入カバソファ１はアドレス入力とＣＳのＮＯＲ回路に
なっているので入力バッファ１の出力Ａ１〜ＡＮはすべ
てＬｏｗになっている。ＣＳｅ、ｘｔが旧ｇｈからＬｏ
−に変化すると、ＣＳバッファ２で遅延したのちｉ３が
旧ｇｈからＬｏｗに変化する。するとこの遅延の分遅れ
てＡＴＤ回路３の出力が変化し、結局ＡＴＤ信号はＣＳ
バッファで遅延した分遅れることになる。
従来の半導体記憶装置は、以上のように構成されている
ので、ＣＳバッファ２での遅延によりＡＴＤ信号が第６
図で示すＡだけ遅れることになり、それにつれてＡＴＤ
信号により発生する信号も遅れることになり、その結果
アドレスアクセスよりＣＳアクセスが遅れる欠点があっ
た。
ので、ＣＳバッファ２での遅延によりＡＴＤ信号が第６
図で示すＡだけ遅れることになり、それにつれてＡＴＤ
信号により発生する信号も遅れることになり、その結果
アドレスアクセスよりＣＳアクセスが遅れる欠点があっ
た。
この発明は上記のような欠点を解消するためになされた
もので従来回路を大きく変更することもなく、Ｃ３ｅｘ
ｔのＲＡＭの読み出し動作をスピードアンプした半導体
記憶装置を提供することを目的としている。
もので従来回路を大きく変更することもなく、Ｃ３ｅｘ
ｔのＲＡＭの読み出し動作をスピードアンプした半導体
記憶装置を提供することを目的としている。
〔問題点を解決するための手段〕
この発明に係る半導体記憶装置は、Ｃ３ｅｘｔ入力信号
の変化によりワンショットＣＳパルス信号を発生するワ
ンショア ） ＣＳパルス発生回路と、該回路が発生す
る信号によってパルス幅が制御されるＡＴＤ回路とを備
えたものである。
の変化によりワンショットＣＳパルス信号を発生するワ
ンショア ） ＣＳパルス発生回路と、該回路が発生す
る信号によってパルス幅が制御されるＡＴＤ回路とを備
えたものである。
この発明においては、ＣＳ信号の変化時に動作するワン
ショットＣＳパルス発生回路時が発生する信号によって
ＡＴＤ回路のパルス幅が制御され、τ５ｅｘｔ信号変化
時のＡＴＤ信号の出力パルス幅を短くし、ＡＴＤ信号に
より発生する信号を早くすることにより、ＲＡＭのＣ３
ｅｘｔ信号変化時のアクセスタイムがアドレス信号変化
時のアクセスタイムより遅れることを防止する。
ショットＣＳパルス発生回路時が発生する信号によって
ＡＴＤ回路のパルス幅が制御され、τ５ｅｘｔ信号変化
時のＡＴＤ信号の出力パルス幅を短くし、ＡＴＤ信号に
より発生する信号を早くすることにより、ＲＡＭのＣ３
ｅｘｔ信号変化時のアクセスタイムがアドレス信号変化
時のアクセスタイムより遅れることを防止する。
第１〜３図にこの発明の一実施例による回路構成を示し
、図中、第７〜８図と同一符号は同一部分を示す。図に
おいて８はＣＳの旧ｇｈからＬｏｅｖへの変化をとらえ
てワンショットＣＳパルスを発生するワンショットＣＳ
パルス回路Ｃ３ＴＤである。
、図中、第７〜８図と同一符号は同一部分を示す。図に
おいて８はＣＳの旧ｇｈからＬｏｅｖへの変化をとらえ
てワンショットＣＳパルスを発生するワンショットＣＳ
パルス回路Ｃ３ＴＤである。
ここではこの出力をＣ５Ｔとしている。３ａは該Ｃ３Ｔ
によりワンショットのパルス幅が変化する各アドレス入
力に対するＡＴＤ回路であり、その−例を第２図に示す
。従来例の説明で述べたように、ＡＴＤワンショットパ
ルス幅はＡＴＤ回路の遅延回路で決定されるので、Ｃ３
Ｔで遅延時間を変化できる可変遅延回路５ａを用いるこ
とでＡＴＤワンショットパルス幅を変化させることがで
きる。この可変遅延回路５ａの一例を第３図に示す。
によりワンショットのパルス幅が変化する各アドレス入
力に対するＡＴＤ回路であり、その−例を第２図に示す
。従来例の説明で述べたように、ＡＴＤワンショットパ
ルス幅はＡＴＤ回路の遅延回路で決定されるので、Ｃ３
Ｔで遅延時間を変化できる可変遅延回路５ａを用いるこ
とでＡＴＤワンショットパルス幅を変化させることがで
きる。この可変遅延回路５ａの一例を第３図に示す。
Ｑｌ、Ｃ２，Ｃ３，Ｃ４はｎ −ｃｈ ＭＯＳＦＥＴ
（ｎ −ｃｈ型電界効果トランジスタ）でありＣ５，
Ｃ６゜Ｃ７，ＱＢはｐ ｃｈ ＭＯＳＦＥＴ （ｐ
−ｃｈ型電界効果トランジスタ）である。７はインバ
ータである。
（ｎ −ｃｈ型電界効果トランジスタ）でありＣ５，
Ｃ６゜Ｃ７，ＱＢはｐ ｃｈ ＭＯＳＦＥＴ （ｐ
−ｃｈ型電界効果トランジスタ）である。７はインバ
ータである。
ＱｌとＣ５およびＣ４とＣＳは０ＭＯ３型インバータを
構成している。Ｃ３，Ｃ７がＯＮ状態すなわちＣ５Ｔが
Ｌｏｗの時はＣ２，Ｃ６は０ＭＯ３型インバータを構成
する。逆にＣ３Ｔが旧ｇｈＯ時はＣ３，Ｃ７は共にＯＦ
ＦするのでＣ２，Ｃ６は０ＭＯ３型インバータを構成せ
ずノードＢをドライブすることができなくなる。すなわ
ちＣ３ＴによりＢをドライブする０ＭＯ３型インバータ
のディメンジョンを変化させることができる。
構成している。Ｃ３，Ｃ７がＯＮ状態すなわちＣ５Ｔが
Ｌｏｗの時はＣ２，Ｃ６は０ＭＯ３型インバータを構成
する。逆にＣ３Ｔが旧ｇｈＯ時はＣ３，Ｃ７は共にＯＦ
ＦするのでＣ２，Ｃ６は０ＭＯ３型インバータを構成せ
ずノードＢをドライブすることができなくなる。すなわ
ちＣ３ＴによりＢをドライブする０ＭＯ３型インバータ
のディメンジョンを変化させることができる。
すなわち、第４図に示したように、Ｃ５Ｔが旧ｇｈの時
の可変遅延回路の立上がり遅延ＲＤＩと立下がり遅延Ｆ
ＤＩは、Ｃ３ＴがＬｏｗの時はノードＢをドライブする
トランジスタのディメンジョンが増加するのでノードＢ
を充電または放電するときの時定数が小さくなり、ノー
ドＢの変化が早くなり結果として立上がり遅延ＲＤ２、
立下がり遅延ＦＤ２がそれぞれＲＤＩ、ＦＤＩより短（
なる。
の可変遅延回路の立上がり遅延ＲＤＩと立下がり遅延Ｆ
ＤＩは、Ｃ３ＴがＬｏｗの時はノードＢをドライブする
トランジスタのディメンジョンが増加するのでノードＢ
を充電または放電するときの時定数が小さくなり、ノー
ドＢの変化が早くなり結果として立上がり遅延ＲＤ２、
立下がり遅延ＦＤ２がそれぞれＲＤＩ、ＦＤＩより短（
なる。
したがってＡＴＤ回路３ａの発生するワンショットパル
スは短いものとなる。
スは短いものとなる。
次に動作について説明する。
アドレス信号が変化すると入力バッファ１の出力が変化
しＡＴＤ回路３ａがワンショットパルスを発生するがＣ
３ｅｘｔが変化してない場合Ｃ３Ｔは旧ｇｈとなってい
るのでＡＴＤ回路はＲＤＩもしくはＦＤＩＯ幅のパルス
ＡＴＳｔを発生する。Ｃ３ｅｘｔ信号が旧ｇｈからＬｏ
−に変化すると、第６図（Ｃ）に示すようにワンショッ
トＣＳパルス発生回路Ｃ３ＴＤ８によりＣ３Ｔが発生す
る。このパルスが発生している間Ｃ３ＴはＬｏｗなので
、Ａ、ＴＤ回路はＲＤ２もしくはＦＤ２の幅のパルス＜
ＡＴＳｉ）を発生する。したがってそパルスを入力とす
るＯＲ回路４の出力のＡＴＤ信号の幅もＣ３ｅｘｔ信号
が旧ｇｈからＬｏ−に変化したときに短くなり、その結
果ＡＴＤ信号の立下がりが早まり、このＡＴＤ信号から
発生するビット線負荷の制御信号。
しＡＴＤ回路３ａがワンショットパルスを発生するがＣ
３ｅｘｔが変化してない場合Ｃ３Ｔは旧ｇｈとなってい
るのでＡＴＤ回路はＲＤＩもしくはＦＤＩＯ幅のパルス
ＡＴＳｔを発生する。Ｃ３ｅｘｔ信号が旧ｇｈからＬｏ
−に変化すると、第６図（Ｃ）に示すようにワンショッ
トＣＳパルス発生回路Ｃ３ＴＤ８によりＣ３Ｔが発生す
る。このパルスが発生している間Ｃ３ＴはＬｏｗなので
、Ａ、ＴＤ回路はＲＤ２もしくはＦＤ２の幅のパルス＜
ＡＴＳｉ）を発生する。したがってそパルスを入力とす
るＯＲ回路４の出力のＡＴＤ信号の幅もＣ３ｅｘｔ信号
が旧ｇｈからＬｏ−に変化したときに短くなり、その結
果ＡＴＤ信号の立下がりが早まり、このＡＴＤ信号から
発生するビット線負荷の制御信号。
センスアップの活性化信号などの信号が早（なり、Ｃ３
ｅｘｔ変化時のアクセスタイムがＣＳバッファでの遅れ
の分アドレスアクセスより遅れることを補償し、アドレ
スアクセスと同等のＣＳアクセスを得ることができる。
ｅｘｔ変化時のアクセスタイムがＣＳバッファでの遅れ
の分アドレスアクセスより遅れることを補償し、アドレ
スアクセスと同等のＣＳアクセスを得ることができる。
なお、上記実施例では、第３図に示すような可変遅延回
路を用い、ＡＴＤ回路のワンショットパルスの幅を可変
にしたが、要は、ワンショットＣＳパルスでパルス幅が
制御されるＡＴＤ回路であれば上記実施例と同様の効果
を奏する。
路を用い、ＡＴＤ回路のワンショットパルスの幅を可変
にしたが、要は、ワンショットＣＳパルスでパルス幅が
制御されるＡＴＤ回路であれば上記実施例と同様の効果
を奏する。
以上のように、本発明によれば、ＣＳ信号の変化時に動
作するワンショットパルス発生回路と該回路が発生する
ワンショットＣＳパルスによってパルス幅が制御される
ＡＴＤ回路を用いたので、各アドレスの変化によって発
生したワンショットパルスを入力とするＯＲ回路の出力
であるＡＴＤ信号の立ち下がりを早くして、ＣＳアクセ
スのアドレスアクセスに対する遅れを防止することがで
きる。
作するワンショットパルス発生回路と該回路が発生する
ワンショットＣＳパルスによってパルス幅が制御される
ＡＴＤ回路を用いたので、各アドレスの変化によって発
生したワンショットパルスを入力とするＯＲ回路の出力
であるＡＴＤ信号の立ち下がりを早くして、ＣＳアクセ
スのアドレスアクセスに対する遅れを防止することがで
きる。
第１図は本発明の回路構成を示す図、第２図はパルス幅
が可変であるＡＴＤ回路図、第３図は可変遅延回路図、
第４図は可変遅延回路の動作波形明の回路の動作タイミ
ング図、第７図は従来型の回路構成を示す図、第８図は
従来型のＡＴＤ回路図である。 １・・・入カバソファ、２・・・ＣＳバッファ、３・・
・ＡＴ、Ｄ回路、３ａ・・・本発明のＡＴＤ回路、４・
・・ＯＲ回路、５・・・遅延回路、５ａ・・・可変遅延
回路、６・・・ＸＯＲ（排他的論理和）回路、７・・・
インバータ、８・・・ワンショットＣＳパルス発生回路
。 なお図中同一符号は同−又は相当部分を示す。
が可変であるＡＴＤ回路図、第３図は可変遅延回路図、
第４図は可変遅延回路の動作波形明の回路の動作タイミ
ング図、第７図は従来型の回路構成を示す図、第８図は
従来型のＡＴＤ回路図である。 １・・・入カバソファ、２・・・ＣＳバッファ、３・・
・ＡＴ、Ｄ回路、３ａ・・・本発明のＡＴＤ回路、４・
・・ＯＲ回路、５・・・遅延回路、５ａ・・・可変遅延
回路、６・・・ＸＯＲ（排他的論理和）回路、７・・・
インバータ、８・・・ワンショットＣＳパルス発生回路
。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）複数のメモリセルと、該メモリセルの一部を指定
する複数のアドレス入力信号と、チップを活性化するＣ
Ｓ入力信号と、上記複数のアドレス信号の各々の変化を
とらえてワンショットパルスを発生する複数のアドレス
・トランデイション・ディテクタ回路と、該アドレス・
トランデイション・ディテクタ回路の出力の論理和をと
り周辺回路の動作タイミングを決定するための信号を出
力する回路とを持つ半導体記憶装置において、上記ＣＳ
信号の変化時にワンショットＣＳパルス信号を発生する
ワンショットＣＳパルス発生回路を設け、上記アドレス
・トランデイション・ディテクタ回路を上記ワンショッ
トＣＳパルス発生回路が発生する信号によってパルス幅
が制御されるものとしたことを特徴とする半導体記憶装
置。 - （２）上記ワンショットＣＳパルス発生回路は、チップ
が活性状態の時のみワンショットＣＳパルスを発生する
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。 - （３）上記アドレス・トランデイション・ディテクタ回
路は、入力を遅延する可変遅延回路と、該可変遅延回路
の信号と上記入力との排他的論理和をとる排他的論理和
回路とで構成されていることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - （４）上記可変遅延回路はゲートを第１の入力、ソース
を接地、ドレインを第１のノードとするｎ−ｃｈＭＯＳ
ＦＥＴと、ゲートを第１の入力、ソースを電源、ドレイ
ンを第１のノードとするｐ−ｃｈＭＯＳＦＥＴと、ゲー
トを第１の入力、ソースを第２のノード、ドレインを第
１のノードとするｎ−ｃｈＭＯＳＦＥＴと、ゲートを第
１の入力、ソースを第３のノード、ドレインを第１のノ
ードとするｐ−ｃｈＭＯＳＦＥＴと、ゲートを第４のノ
ード、ソースを接地、ドレインを第２のノードとするｎ
−ｃｈＭＯＳＦＥＴと、ゲートを第２の入力、ソースを
電源、ドレインを第３のノードとするｐ−ｃｈＭＯＳＦ
ＥＴと、入力を第２の入力、出力を第４のノードに接続
したインバータと、第１のノードと接地または電源に接
続された容量と、ゲートを第１のノード、ソースを接地
、ドレインを出力ノードに接続したｎ−ｃｈＭＯＳＦＥ
Ｔと、ゲートを第１のノード、ソースを電源、ドレイン
を出力ノードに接続したｐ−ｃｈＭＯＳＦＥＴとからな
ることを特徴とする特許請求の範囲第３項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110683A JPS61267991A (ja) | 1985-05-22 | 1985-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110683A JPS61267991A (ja) | 1985-05-22 | 1985-05-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267991A true JPS61267991A (ja) | 1986-11-27 |
Family
ID=14541800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110683A Pending JPS61267991A (ja) | 1985-05-22 | 1985-05-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2630246A1 (fr) * | 1988-04-15 | 1989-10-20 | Seiko Epson Corp | Memoire a semi-conducteurs |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| US6348822B1 (en) | 1998-05-26 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor storage device capable of speeding up an access from a standby state |
-
1985
- 1985-05-22 JP JP60110683A patent/JPS61267991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2630246A1 (fr) * | 1988-04-15 | 1989-10-20 | Seiko Epson Corp | Memoire a semi-conducteurs |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| US6348822B1 (en) | 1998-05-26 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor storage device capable of speeding up an access from a standby state |
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