JPS61267991A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS61267991A
JPS61267991A JP60110683A JP11068385A JPS61267991A JP S61267991 A JPS61267991 A JP S61267991A JP 60110683 A JP60110683 A JP 60110683A JP 11068385 A JP11068385 A JP 11068385A JP S61267991 A JPS61267991 A JP S61267991A
Authority
JP
Japan
Prior art keywords
circuit
node
signal
input
shot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60110683A
Other languages
English (en)
Inventor
Tomohisa Wada
知久 和田
Hiroshi Shinohara
尋史 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60110683A priority Critical patent/JPS61267991A/ja
Publication of JPS61267991A publication Critical patent/JPS61267991A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものである。
〔従来の技術〕
従来この種の半導体記憶装置として、第7図に示すもの
があった。第7図は内部同期型スタティックRAMで使
用されるアドレス・トランデイション・ディテクタ(A
TD)回路とその周辺を示す図である。図においてA1
〜ANはアドレス入力信号である、C5extはチップ
セレクト入力信号であり、Lowの時チップを活性化す
る。LはA1〜ANなるアドレス入力信号に対する入カ
バ、7フアであり、アドレス入力とCS信号のNOR回
路となっている。2はC5extなるチ・ノブセレクト
入力信号に対する大力バッファであり、CS信号を出力
する。3はA1〜ANの各アドレス信号の変化に応じて
ワンショットパルスを出す各アドレス入力に対するAT
D回路、4はATD回路3゜の出力をまとめるOR回路
である。
第8図はATD回路3の一例を示したものであり、遅延
回路5とXOR回路6とからなっている。
次に動作について説明する。
第6図(a)及び(b)に従来型の動作タイミング図を
示す。図(a)ではアドレス信号が変化した場合を示し
ており、アドレス信号が変化すると入カバ・ノファ1の
出力が変化し、ATD回路3はワンショットパルスを発
生する。第8図はこのATD回路3の一例であり、この
動作波形図を第5図に示しである。
すなわちAiが変化すると、遅延回路5によりDAiが
発生する。K〒とDAiを入力するとX0R(排他的論
理和)回路6は出力信号ATSiを発生する。このとき
ATD回路3の出力のワンショットパルスの幅は遅延回
路5の遅延時間により決定している・第7図においてO
R回路4は少なくとも1つのATSiが立ち上がると、
ATDはLoiqからtlighに変化し、全てのAT
Siが立ち下がると旧ghからLowに変化する。この
ようにして発生したATD信号は、ビット線負荷の制御
、センスアンプの活性化等主要周辺回路の動作タイを示
している。C3extが旧ghの時CSは旧ghであり
、入カバソファ1はアドレス入力とCSのNOR回路に
なっているので入力バッファ1の出力A1〜ANはすべ
てLowになっている。CSe、xtが旧ghからLo
−に変化すると、CSバッファ2で遅延したのちi3が
旧ghからLowに変化する。するとこの遅延の分遅れ
てATD回路3の出力が変化し、結局ATD信号はCS
バッファで遅延した分遅れることになる。
〔発明が解決しようとする問題点〕
従来の半導体記憶装置は、以上のように構成されている
ので、CSバッファ2での遅延によりATD信号が第6
図で示すAだけ遅れることになり、それにつれてATD
信号により発生する信号も遅れることになり、その結果
アドレスアクセスよりCSアクセスが遅れる欠点があっ
た。
この発明は上記のような欠点を解消するためになされた
もので従来回路を大きく変更することもなく、C3ex
tのRAMの読み出し動作をスピードアンプした半導体
記憶装置を提供することを目的としている。
〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、C3ext入力信号
の変化によりワンショットCSパルス信号を発生するワ
ンショア ) CSパルス発生回路と、該回路が発生す
る信号によってパルス幅が制御されるATD回路とを備
えたものである。
〔作用〕
この発明においては、CS信号の変化時に動作するワン
ショットCSパルス発生回路時が発生する信号によって
ATD回路のパルス幅が制御され、τ5ext信号変化
時のATD信号の出力パルス幅を短くし、ATD信号に
より発生する信号を早くすることにより、RAMのC3
ext信号変化時のアクセスタイムがアドレス信号変化
時のアクセスタイムより遅れることを防止する。
〔実施例〕
第1〜3図にこの発明の一実施例による回路構成を示し
、図中、第7〜8図と同一符号は同一部分を示す。図に
おいて8はCSの旧ghからLoevへの変化をとらえ
てワンショットCSパルスを発生するワンショットCS
パルス回路C3TDである。
ここではこの出力をC5Tとしている。3aは該C3T
によりワンショットのパルス幅が変化する各アドレス入
力に対するATD回路であり、その−例を第2図に示す
。従来例の説明で述べたように、ATDワンショットパ
ルス幅はATD回路の遅延回路で決定されるので、C3
Tで遅延時間を変化できる可変遅延回路5aを用いるこ
とでATDワンショットパルス幅を変化させることがで
きる。この可変遅延回路5aの一例を第3図に示す。
Ql、C2,C3,C4はn −ch MOSFET 
 (n −ch型電界効果トランジスタ)でありC5,
C6゜C7,QBはp  ch MOSFET  (p
 −ch型電界効果トランジスタ)である。7はインバ
ータである。
QlとC5およびC4とCSは0MO3型インバータを
構成している。C3,C7がON状態すなわちC5Tが
Lowの時はC2,C6は0MO3型インバータを構成
する。逆にC3Tが旧ghO時はC3,C7は共にOF
FするのでC2,C6は0MO3型インバータを構成せ
ずノードBをドライブすることができなくなる。すなわ
ちC3TによりBをドライブする0MO3型インバータ
のディメンジョンを変化させることができる。
すなわち、第4図に示したように、C5Tが旧ghの時
の可変遅延回路の立上がり遅延RDIと立下がり遅延F
DIは、C3TがLowの時はノードBをドライブする
トランジスタのディメンジョンが増加するのでノードB
を充電または放電するときの時定数が小さくなり、ノー
ドBの変化が早くなり結果として立上がり遅延RD2、
立下がり遅延FD2がそれぞれRDI、FDIより短(
なる。
したがってATD回路3aの発生するワンショットパル
スは短いものとなる。
次に動作について説明する。
アドレス信号が変化すると入力バッファ1の出力が変化
しATD回路3aがワンショットパルスを発生するがC
3extが変化してない場合C3Tは旧ghとなってい
るのでATD回路はRDIもしくはFDIO幅のパルス
ATStを発生する。C3ext信号が旧ghからLo
−に変化すると、第6図(C)に示すようにワンショッ
トCSパルス発生回路C3TD8によりC3Tが発生す
る。このパルスが発生している間C3TはLowなので
、A、TD回路はRD2もしくはFD2の幅のパルス<
ATSi)を発生する。したがってそパルスを入力とす
るOR回路4の出力のATD信号の幅もC3ext信号
が旧ghからLo−に変化したときに短くなり、その結
果ATD信号の立下がりが早まり、このATD信号から
発生するビット線負荷の制御信号。
センスアップの活性化信号などの信号が早(なり、C3
ext変化時のアクセスタイムがCSバッファでの遅れ
の分アドレスアクセスより遅れることを補償し、アドレ
スアクセスと同等のCSアクセスを得ることができる。
なお、上記実施例では、第3図に示すような可変遅延回
路を用い、ATD回路のワンショットパルスの幅を可変
にしたが、要は、ワンショットCSパルスでパルス幅が
制御されるATD回路であれば上記実施例と同様の効果
を奏する。
〔発明の効果〕
以上のように、本発明によれば、CS信号の変化時に動
作するワンショットパルス発生回路と該回路が発生する
ワンショットCSパルスによってパルス幅が制御される
ATD回路を用いたので、各アドレスの変化によって発
生したワンショットパルスを入力とするOR回路の出力
であるATD信号の立ち下がりを早くして、CSアクセ
スのアドレスアクセスに対する遅れを防止することがで
きる。
【図面の簡単な説明】
第1図は本発明の回路構成を示す図、第2図はパルス幅
が可変であるATD回路図、第3図は可変遅延回路図、
第4図は可変遅延回路の動作波形明の回路の動作タイミ
ング図、第7図は従来型の回路構成を示す図、第8図は
従来型のATD回路図である。 1・・・入カバソファ、2・・・CSバッファ、3・・
・AT、D回路、3a・・・本発明のATD回路、4・
・・OR回路、5・・・遅延回路、5a・・・可変遅延
回路、6・・・XOR(排他的論理和)回路、7・・・
インバータ、8・・・ワンショットCSパルス発生回路
。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. (1)複数のメモリセルと、該メモリセルの一部を指定
    する複数のアドレス入力信号と、チップを活性化するC
    S入力信号と、上記複数のアドレス信号の各々の変化を
    とらえてワンショットパルスを発生する複数のアドレス
    ・トランデイション・ディテクタ回路と、該アドレス・
    トランデイション・ディテクタ回路の出力の論理和をと
    り周辺回路の動作タイミングを決定するための信号を出
    力する回路とを持つ半導体記憶装置において、上記CS
    信号の変化時にワンショットCSパルス信号を発生する
    ワンショットCSパルス発生回路を設け、上記アドレス
    ・トランデイション・ディテクタ回路を上記ワンショッ
    トCSパルス発生回路が発生する信号によってパルス幅
    が制御されるものとしたことを特徴とする半導体記憶装
    置。
  2. (2)上記ワンショットCSパルス発生回路は、チップ
    が活性状態の時のみワンショットCSパルスを発生する
    ことを特徴とする特許請求の範囲第1項記載の半導体記
    憶装置。
  3. (3)上記アドレス・トランデイション・ディテクタ回
    路は、入力を遅延する可変遅延回路と、該可変遅延回路
    の信号と上記入力との排他的論理和をとる排他的論理和
    回路とで構成されていることを特徴とする特許請求の範
    囲第1項記載の半導体記憶装置。
  4. (4)上記可変遅延回路はゲートを第1の入力、ソース
    を接地、ドレインを第1のノードとするn−chMOS
    FETと、ゲートを第1の入力、ソースを電源、ドレイ
    ンを第1のノードとするp−chMOSFETと、ゲー
    トを第1の入力、ソースを第2のノード、ドレインを第
    1のノードとするn−chMOSFETと、ゲートを第
    1の入力、ソースを第3のノード、ドレインを第1のノ
    ードとするp−chMOSFETと、ゲートを第4のノ
    ード、ソースを接地、ドレインを第2のノードとするn
    −chMOSFETと、ゲートを第2の入力、ソースを
    電源、ドレインを第3のノードとするp−chMOSF
    ETと、入力を第2の入力、出力を第4のノードに接続
    したインバータと、第1のノードと接地または電源に接
    続された容量と、ゲートを第1のノード、ソースを接地
    、ドレインを出力ノードに接続したn−chMOSFE
    Tと、ゲートを第1のノード、ソースを電源、ドレイン
    を出力ノードに接続したp−chMOSFETとからな
    ることを特徴とする特許請求の範囲第3項記載の半導体
    記憶装置。
JP60110683A 1985-05-22 1985-05-22 半導体記憶装置 Pending JPS61267991A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2630246A1 (fr) * 1988-04-15 1989-10-20 Seiko Epson Corp Memoire a semi-conducteurs
US5228003A (en) * 1988-04-15 1993-07-13 Seiko Epson Corporation Semiconductor memory
US6348822B1 (en) 1998-05-26 2002-02-19 Sharp Kabushiki Kaisha Semiconductor storage device capable of speeding up an access from a standby state

Cited By (3)

* Cited by examiner, † Cited by third party
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US5228003A (en) * 1988-04-15 1993-07-13 Seiko Epson Corporation Semiconductor memory
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