JPH11220366A - 内部クロック信号生成回路 - Google Patents
内部クロック信号生成回路Info
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- JPH11220366A JPH11220366A JP10018610A JP1861098A JPH11220366A JP H11220366 A JPH11220366 A JP H11220366A JP 10018610 A JP10018610 A JP 10018610A JP 1861098 A JP1861098 A JP 1861098A JP H11220366 A JPH11220366 A JP H11220366A
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- clock signal
- internal clock
- generation circuit
- external clock
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Abstract
(57)【要約】
【課題】 テストモードにおいて、生成される内部クロ
ック信号のクロック幅を変化させることのできる内部ク
ロック信号生成回路を提供する。 【解決手段】 外部クロック信号入力端子１０と、外部
クロック信号入力端子１０に接続されインバータ４０〜
４３を含む遅延回路４と、遅延回路４からの出力信号お
よびテスト信号／ＴＭが供給されるＮＡＮＤ回路５と、
外部クロック信号入力端子１０およびＮＡＮＤ回路５に
接続されたＮＡＮＤ回路１と、ＮＡＮＤ回路１に接続さ
れたインバータ２とを備える。
ック信号のクロック幅を変化させることのできる内部ク
ロック信号生成回路を提供する。 【解決手段】 外部クロック信号入力端子１０と、外部
クロック信号入力端子１０に接続されインバータ４０〜
４３を含む遅延回路４と、遅延回路４からの出力信号お
よびテスト信号／ＴＭが供給されるＮＡＮＤ回路５と、
外部クロック信号入力端子１０およびＮＡＮＤ回路５に
接続されたＮＡＮＤ回路１と、ＮＡＮＤ回路１に接続さ
れたインバータ２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期して動作する半導体記憶装置において、内部クロック
信号を生成する回路に関するものである。
期して動作する半導体記憶装置において、内部クロック
信号を生成する回路に関するものである。
【０００２】
【従来の技術】クロック信号に同期して動作する半導体
記憶装置（以下「ＳＤＲＡＭ」ともいう。）において
は、外部クロック信号を半導体記憶装置の内部に転送す
る際、クロック信号のハイ（Ｈ）レベルあるいはロー
（Ｌ）レベルの幅が一定になるように制御されていた。
記憶装置（以下「ＳＤＲＡＭ」ともいう。）において
は、外部クロック信号を半導体記憶装置の内部に転送す
る際、クロック信号のハイ（Ｈ）レベルあるいはロー
（Ｌ）レベルの幅が一定になるように制御されていた。
【０００３】図８は、従来のＳＤＲＡＭにおける内部ク
ロック信号生成回路の構成を示す回路図である。図８に
示されるように、この内部クロック信号生成回路は、外
部クロック信号Ｅｘｔ．ＣＬＫが供給される外部クロッ
ク信号入力端子１０と、外部クロック信号入力端子１０
に接続された遅延回路３と、外部クロック信号入力端子
１０および遅延回路３に接続されたＮＡＮＤ回路１と、
ＮＡＮＤ回路１に接続されたインバータ２とを備え、イ
ンバータ２から内部クロック信号Ｉｎｔ．ＣＬＫが出力
される。
ロック信号生成回路の構成を示す回路図である。図８に
示されるように、この内部クロック信号生成回路は、外
部クロック信号Ｅｘｔ．ＣＬＫが供給される外部クロッ
ク信号入力端子１０と、外部クロック信号入力端子１０
に接続された遅延回路３と、外部クロック信号入力端子
１０および遅延回路３に接続されたＮＡＮＤ回路１と、
ＮＡＮＤ回路１に接続されたインバータ２とを備え、イ
ンバータ２から内部クロック信号Ｉｎｔ．ＣＬＫが出力
される。
【０００４】なお、遅延回路３には直列接続されたイン
バータ３０〜３４を含む。図９は、図８に示された内部
クロック信号生成回路の動作を示すタイミング図であ
る。図９（ａ）に示された外部クロック信号Ｅｘｔ．Ｃ
ＬＫが外部クロック信号入力端子１０に供給されると、
遅延回路３（インバータ３４）の出力ノードであるノー
ドＡは、図９（ｂ）に示されるように、外部クロック信
号Ｅｘｔ．ＣＬＫを遅延させ、かつ、反転させた電圧を
有する。
バータ３０〜３４を含む。図９は、図８に示された内部
クロック信号生成回路の動作を示すタイミング図であ
る。図９（ａ）に示された外部クロック信号Ｅｘｔ．Ｃ
ＬＫが外部クロック信号入力端子１０に供給されると、
遅延回路３（インバータ３４）の出力ノードであるノー
ドＡは、図９（ｂ）に示されるように、外部クロック信
号Ｅｘｔ．ＣＬＫを遅延させ、かつ、反転させた電圧を
有する。
【０００５】このときＮＡＮＤ回路１は、１つの入力ノ
ード（ノードＣ）に図９（ａ）に示される外部クロック
信号Ｅｘｔ．ＣＬＫが供給され、他の入力ノード（ノー
ドＡ）に図９（ｂ）に示される信号が供給されるため、
両入力信号がハイレベルとなる期間Ｔ１〜Ｔ２，Ｔ３〜
Ｔ４，Ｔ５〜Ｔ６においてのみＮＡＮＤ回路１からロー
レベルの信号が出力され、その結果、インバータ２から
図９（ｃ）に示される内部クロック信号Ｉｎｔ．ＣＬＫ
が出力される。この場合、外部クロック信号Ｅｘｔ．Ｃ
ＬＫのハイレベルの期間（以下「Ｈ幅」ともいう。）が
広くなっても、内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅
は一定になる。
ード（ノードＣ）に図９（ａ）に示される外部クロック
信号Ｅｘｔ．ＣＬＫが供給され、他の入力ノード（ノー
ドＡ）に図９（ｂ）に示される信号が供給されるため、
両入力信号がハイレベルとなる期間Ｔ１〜Ｔ２，Ｔ３〜
Ｔ４，Ｔ５〜Ｔ６においてのみＮＡＮＤ回路１からロー
レベルの信号が出力され、その結果、インバータ２から
図９（ｃ）に示される内部クロック信号Ｉｎｔ．ＣＬＫ
が出力される。この場合、外部クロック信号Ｅｘｔ．Ｃ
ＬＫのハイレベルの期間（以下「Ｈ幅」ともいう。）が
広くなっても、内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅
は一定になる。
【０００６】この内部クロック信号Ｉｎｔ．ＣＬＫは、
ＳＤＲＡＭの内部回路の動作において基本的な制御信号
であるため、そのＨ幅は重要な要素となる。
ＳＤＲＡＭの内部回路の動作において基本的な制御信号
であるため、そのＨ幅は重要な要素となる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ように内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅が一定と
される限りにおいては、ＳＤＲＡＭの動作マージンを検
出することができなかった。
ように内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅が一定と
される限りにおいては、ＳＤＲＡＭの動作マージンを検
出することができなかった。
【０００８】そこで、本発明は、ＳＤＲＡＭの動作マー
ジンを容易に検出するため、テストモードにおいて、生
成される内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅を変化
させることのできる内部クロック信号生成回路を提供す
ることを目的とする。
ジンを容易に検出するため、テストモードにおいて、生
成される内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅を変化
させることのできる内部クロック信号生成回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る内部クロ
ック信号生成回路は、通常動作モードとテストモードと
を有する内部クロック信号生成回路であって、外部クロ
ック信号が供給される外部クロック信号入力端子と、外
部クロック信号入力端子に接続され、通常動作モードで
は第１の内部クロック信号を生成するとともに、テスト
モードでは第１の内部クロック信号とクロック幅を異に
する第２の内部クロック信号を生成する信号幅変更手段
とを備えるものである。
ック信号生成回路は、通常動作モードとテストモードと
を有する内部クロック信号生成回路であって、外部クロ
ック信号が供給される外部クロック信号入力端子と、外
部クロック信号入力端子に接続され、通常動作モードで
は第１の内部クロック信号を生成するとともに、テスト
モードでは第１の内部クロック信号とクロック幅を異に
する第２の内部クロック信号を生成する信号幅変更手段
とを備えるものである。
【００１０】請求項２に係る内部クロック信号生成回路
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された遅延手段と、遅延手段からの出力信号とテスト
モード時に活性化されるテスト信号とが供給される第１
の論理ゲートと、外部クロック信号入力端子および第１
の論理ゲートの出力端に接続された第２の論理ゲートと
を含むものである。
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された遅延手段と、遅延手段からの出力信号とテスト
モード時に活性化されるテスト信号とが供給される第１
の論理ゲートと、外部クロック信号入力端子および第１
の論理ゲートの出力端に接続された第２の論理ゲートと
を含むものである。
【００１１】請求項３に係る内部クロック信号生成回路
は、請求項２に記載の内部クロック信号生成回路であっ
て、第１および第２の論理ゲートはともにＮＡＮＤ回路
である。
は、請求項２に記載の内部クロック信号生成回路であっ
て、第１および第２の論理ゲートはともにＮＡＮＤ回路
である。
【００１２】請求項４に係る内部クロック信号生成回路
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された複数の遅延手段と、複数の遅延手段のうちのい
ずれか１つから出力された信号とテストモード時に活性
化されるテスト信号とが供給される複数の第１の論理ゲ
ートと、外部クロック信号入力端子と複数の第１の論理
ゲートの出力端に接続された第２の論理ゲートとを含む
ものである。
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された複数の遅延手段と、複数の遅延手段のうちのい
ずれか１つから出力された信号とテストモード時に活性
化されるテスト信号とが供給される複数の第１の論理ゲ
ートと、外部クロック信号入力端子と複数の第１の論理
ゲートの出力端に接続された第２の論理ゲートとを含む
ものである。
【００１３】請求項５に係る内部クロック信号生成回路
は、請求項４に記載の内部クロック信号生成回路であっ
て、複数の遅延手段は、直列接続された異なる数のイン
バータを含むものである。
は、請求項４に記載の内部クロック信号生成回路であっ
て、複数の遅延手段は、直列接続された異なる数のイン
バータを含むものである。
【００１４】請求項６に係る内部クロック信号生成回路
は、請求項５に記載の内部クロック信号生成回路であっ
て、第１および第２の論理ゲートはともにＮＡＮＤ回路
である。
は、請求項５に記載の内部クロック信号生成回路であっ
て、第１および第２の論理ゲートはともにＮＡＮＤ回路
である。
【００１５】請求項７に係る内部クロック信号生成回路
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された第１の遅延手段と、第１の遅延手段に接続され
た第２の遅延手段と、第１の遅延手段から出力された信
号とテストモード時に活性化されるテスト信号とが供給
される第１の論理ゲートと、第２の遅延手段から出力さ
れた信号とテストモード時に活性化されるテスト信号と
が供給される第２の論理ゲートと、外部クロック信号入
力端子と第１の論理ゲートの出力端および第２の論理ゲ
ートの出力端に接続された第３の論理ゲートとを含むも
のである。
は、請求項１に記載の内部クロック信号生成回路であっ
て、信号幅変更手段は、外部クロック信号入力端子に接
続された第１の遅延手段と、第１の遅延手段に接続され
た第２の遅延手段と、第１の遅延手段から出力された信
号とテストモード時に活性化されるテスト信号とが供給
される第１の論理ゲートと、第２の遅延手段から出力さ
れた信号とテストモード時に活性化されるテスト信号と
が供給される第２の論理ゲートと、外部クロック信号入
力端子と第１の論理ゲートの出力端および第２の論理ゲ
ートの出力端に接続された第３の論理ゲートとを含むも
のである。
【００１６】請求項８に係る内部クロック信号生成回路
は、請求項７に記載の内部クロック信号生成回路であっ
て、第１から第３の論理ゲートはいずれもＮＡＮＤ回路
である。
は、請求項７に記載の内部クロック信号生成回路であっ
て、第１から第３の論理ゲートはいずれもＮＡＮＤ回路
である。
【００１７】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００１８】［実施の形態１］図１は、本発明の実施の
形態１に係る内部クロック信号生成回路の構成を示す回
路図である。図１に示されるように、この内部クロック
信号生成回路は、外部クロック信号Ｅｘｔ．ＣＬＫが供
給される外部クロック信号入力端子１０と、外部クロッ
ク信号入力端子１０に接続された遅延回路４と、遅延回
路４からの出力信号および信号／ＴＭが供給されるＮＡ
ＮＤ回路５と、外部クロック信号入力端子１０に供給さ
れた外部クロック信号およびＮＡＮＤ回路５の出力信号
が供給されるＮＡＮＤ回路１と、ＮＡＮＤ回路１に接続
されたインバータ２とを備える。ここで、遅延回路４
は、インバータ４０〜４３を含む。
形態１に係る内部クロック信号生成回路の構成を示す回
路図である。図１に示されるように、この内部クロック
信号生成回路は、外部クロック信号Ｅｘｔ．ＣＬＫが供
給される外部クロック信号入力端子１０と、外部クロッ
ク信号入力端子１０に接続された遅延回路４と、遅延回
路４からの出力信号および信号／ＴＭが供給されるＮＡ
ＮＤ回路５と、外部クロック信号入力端子１０に供給さ
れた外部クロック信号およびＮＡＮＤ回路５の出力信号
が供給されるＮＡＮＤ回路１と、ＮＡＮＤ回路１に接続
されたインバータ２とを備える。ここで、遅延回路４
は、インバータ４０〜４３を含む。
【００１９】次に、この内部クロック信号生成回路の動
作を説明する。この内部クロック信号生成回路は、通常
動作モードとテストモードとを有し、通常動作モードで
は信号／ＴＭがハイ（Ｈ）レベルとされる。そしてこの
とき、ＮＡＮＤ回路５はインバータとして機能するた
め、外部クロック信号入力端子１０へ図２（ａ）に示さ
れた外部クロック信号Ｅｘｔ．ＣＬＫが供給された場
合、ノードＡの電圧は、図２（ｂ）に示されるようにな
る。すなわち、ノードＡの電圧は、外部クロック信号Ｅ
ｘｔ．ＣＬＫに対し位相が時間Ｔ２−Ｔ１（＝Ｔ４−Ｔ
３＝Ｔ６−Ｔ５）だけ遅れ、かつ、レベル反転した関係
にある。
作を説明する。この内部クロック信号生成回路は、通常
動作モードとテストモードとを有し、通常動作モードで
は信号／ＴＭがハイ（Ｈ）レベルとされる。そしてこの
とき、ＮＡＮＤ回路５はインバータとして機能するた
め、外部クロック信号入力端子１０へ図２（ａ）に示さ
れた外部クロック信号Ｅｘｔ．ＣＬＫが供給された場
合、ノードＡの電圧は、図２（ｂ）に示されるようにな
る。すなわち、ノードＡの電圧は、外部クロック信号Ｅ
ｘｔ．ＣＬＫに対し位相が時間Ｔ２−Ｔ１（＝Ｔ４−Ｔ
３＝Ｔ６−Ｔ５）だけ遅れ、かつ、レベル反転した関係
にある。
【００２０】このように、期間Ｔ１〜Ｔ２，Ｔ３〜Ｔ
４，Ｔ５〜Ｔ６においてだけＮＡＮＤ回路１へ入力する
２つの信号がハイレベルとなるため、ＮＡＮＤ回路１は
この期間にローレベルの信号を出力する。したがって、
通常動作モードでは、図２（ｃ）に示された内部クロッ
ク信号Ｉｎｔ．ＣＬＫがインバータ２から出力される。
ここで内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅は、通
常、約５ｎｓ〜１０ｎｓとされる。
４，Ｔ５〜Ｔ６においてだけＮＡＮＤ回路１へ入力する
２つの信号がハイレベルとなるため、ＮＡＮＤ回路１は
この期間にローレベルの信号を出力する。したがって、
通常動作モードでは、図２（ｃ）に示された内部クロッ
ク信号Ｉｎｔ．ＣＬＫがインバータ２から出力される。
ここで内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅は、通
常、約５ｎｓ〜１０ｎｓとされる。
【００２１】一方、テストモードでは、信号／ＴＭがロ
ー（Ｌ）レベルに活性化される。このとき、ＮＡＮＤ回
路５の出力信号は常にＨレベルとなるため、図３（ｂ）
に示されるように、ノードＡの電圧はＨレベルとなる。
これより、テストモードではＮＡＮＤ回路１はインバー
タとして機能するため、インバータ２からは図３（ｃ）
に示されるように、外部クロック信号Ｅｘｔ．ＣＬＫと
同じ位相を有する内部クロック信号Ｉｎｔ．ＣＬＫが出
力される。
ー（Ｌ）レベルに活性化される。このとき、ＮＡＮＤ回
路５の出力信号は常にＨレベルとなるため、図３（ｂ）
に示されるように、ノードＡの電圧はＨレベルとなる。
これより、テストモードではＮＡＮＤ回路１はインバー
タとして機能するため、インバータ２からは図３（ｃ）
に示されるように、外部クロック信号Ｅｘｔ．ＣＬＫと
同じ位相を有する内部クロック信号Ｉｎｔ．ＣＬＫが出
力される。
【００２２】したがって、テストモードにおいては、生
成される内部クロック信号Ｉｎｔ．ＣＬＫは外部クロッ
ク信号入力端子１０に供給される外部クロック信号Ｅｘ
ｔ．ＣＬＫと同一のＨ幅を有するため、外部クロック信
号Ｅｘｔ．ＣＬＫのＨ幅を調整することにより、内部ク
ロック信号Ｉｎｔ．ＣＬＫのＨ幅を約０．１ｎｓ以上の
精度で変更することができる。
成される内部クロック信号Ｉｎｔ．ＣＬＫは外部クロッ
ク信号入力端子１０に供給される外部クロック信号Ｅｘ
ｔ．ＣＬＫと同一のＨ幅を有するため、外部クロック信
号Ｅｘｔ．ＣＬＫのＨ幅を調整することにより、内部ク
ロック信号Ｉｎｔ．ＣＬＫのＨ幅を約０．１ｎｓ以上の
精度で変更することができる。
【００２３】［実施の形態２］図４は、本発明の実施の
形態２に係る内部クロック信号生成回路の構成を示す図
である。図４に示されるように、この内部クロック信号
生成回路は、外部クロック信号Ｅｘｔ．ＣＬＫが供給さ
れる外部クロック信号入力端子１０と、外部クロック信
号入力端子１０に接続された遅延回路４と、遅延回路４
から出力された信号および信号／ＴＭが供給されるＮＡ
ＮＤ回路５と、外部クロック信号入力端子１０に接続さ
れた遅延回路６と、遅延回路６から出力された信号およ
び信号ＴＭが供給されるＮＡＮＤ回路７と、外部クロッ
ク信号入力端子１０に供給された外部クロック信号Ｅｘ
ｔ．ＣＬＫとＮＡＮＤ回路５から出力された信号および
ＮＡＮＤ回路７から出力された信号が供給されるＮＡＮ
Ｄ回路１と、ＮＡＮＤ回路１に接続されたインバータ２
とを備える。
形態２に係る内部クロック信号生成回路の構成を示す図
である。図４に示されるように、この内部クロック信号
生成回路は、外部クロック信号Ｅｘｔ．ＣＬＫが供給さ
れる外部クロック信号入力端子１０と、外部クロック信
号入力端子１０に接続された遅延回路４と、遅延回路４
から出力された信号および信号／ＴＭが供給されるＮＡ
ＮＤ回路５と、外部クロック信号入力端子１０に接続さ
れた遅延回路６と、遅延回路６から出力された信号およ
び信号ＴＭが供給されるＮＡＮＤ回路７と、外部クロッ
ク信号入力端子１０に供給された外部クロック信号Ｅｘ
ｔ．ＣＬＫとＮＡＮＤ回路５から出力された信号および
ＮＡＮＤ回路７から出力された信号が供給されるＮＡＮ
Ｄ回路１と、ＮＡＮＤ回路１に接続されたインバータ２
とを備える。
【００２４】ここで、遅延回路４はインバータ４０〜４
３を含み、遅延回路６はインバータ６０，６１を含む。
３を含み、遅延回路６はインバータ６０，６１を含む。
【００２５】次に、本実施の形態２に係る内部クロック
信号生成回路の動作を説明する。この内部クロック信号
生成回路は、通常動作モードとテストモードとを有し、
通常動作モードでは信号／ＴＭがＨレベル（信号ＴＭが
Ｌレベル）とされる。このとき、ＮＡＮＤ回路７の出力
ノード（ノードＢ）は常にＨレベルの電位を有するた
め、通常動作モードでは、図５に示されるように実施の
形態１に係る内部クロック信号生成回路と同様に動作す
る。
信号生成回路の動作を説明する。この内部クロック信号
生成回路は、通常動作モードとテストモードとを有し、
通常動作モードでは信号／ＴＭがＨレベル（信号ＴＭが
Ｌレベル）とされる。このとき、ＮＡＮＤ回路７の出力
ノード（ノードＢ）は常にＨレベルの電位を有するた
め、通常動作モードでは、図５に示されるように実施の
形態１に係る内部クロック信号生成回路と同様に動作す
る。
【００２６】一方、テストモードでは信号／ＴＭがＬレ
ベル（信号ＴＭがＨレベル）に活性化される。
ベル（信号ＴＭがＨレベル）に活性化される。
【００２７】このとき、ＮＡＮＤ回路５の出力ノード
（ノードＡ）の電位は常にＨレベルとなる。また、ＮＡ
ＮＤ回路７はインバータとして機能するため、ノードＢ
は図６（ｂ）に示される電位を有する。すなわち、ノー
ドＢの電位は図６（ａ）に示された外部クロック信号Ｅ
ｘｔ．ＣＬＫに対し、位相が時間Ｔ２０−Ｔ１０（＝Ｔ
４０−Ｔ３０＝Ｔ６０−Ｔ５０）だけ遅れ、かつ、レベ
ル反転した関係にある。
（ノードＡ）の電位は常にＨレベルとなる。また、ＮＡ
ＮＤ回路７はインバータとして機能するため、ノードＢ
は図６（ｂ）に示される電位を有する。すなわち、ノー
ドＢの電位は図６（ａ）に示された外部クロック信号Ｅ
ｘｔ．ＣＬＫに対し、位相が時間Ｔ２０−Ｔ１０（＝Ｔ
４０−Ｔ３０＝Ｔ６０−Ｔ５０）だけ遅れ、かつ、レベ
ル反転した関係にある。
【００２８】これより、期間Ｔ１０〜Ｔ２０，Ｔ３０〜
Ｔ４０，Ｔ５０〜Ｔ６０においてだけＮＡＮＤ回路１へ
入力する３つの信号がハイレベルとなるため、ＮＡＮＤ
回路１はこの期間にローレベルの信号を出力する。した
がって、テストモードでは、図６（ｃ）に示された内部
クロック信号Ｉｎｔ．ＣＬＫがインバータ２から出力さ
れる。なお、期間Ｔ１０〜Ｔ２０が期間Ｔ１〜Ｔ２に比
して短いのは、信号伝達経路におけるインバータの段数
が少ないことによる。
Ｔ４０，Ｔ５０〜Ｔ６０においてだけＮＡＮＤ回路１へ
入力する３つの信号がハイレベルとなるため、ＮＡＮＤ
回路１はこの期間にローレベルの信号を出力する。した
がって、テストモードでは、図６（ｃ）に示された内部
クロック信号Ｉｎｔ．ＣＬＫがインバータ２から出力さ
れる。なお、期間Ｔ１０〜Ｔ２０が期間Ｔ１〜Ｔ２に比
して短いのは、信号伝達経路におけるインバータの段数
が少ないことによる。
【００２９】以上より、本実施の形態に係る内部クロッ
ク信号生成回路によれば、遅延回路４の他に遅延時間の
少ない遅延回路６を備えることにより、テストモードに
おいて生成する内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅
を短くすることができる。
ク信号生成回路によれば、遅延回路４の他に遅延時間の
少ない遅延回路６を備えることにより、テストモードに
おいて生成する内部クロック信号Ｉｎｔ．ＣＬＫのＨ幅
を短くすることができる。
【００３０】［実施の形態３］図７は、本発明の実施の
形態３に係る内部クロック信号生成回路の構成を示す回
路図である。図７に示されるように、本実施の形態３に
係る内部クロック信号生成回路は、図４に示された実施
の形態２に係る内部クロック信号生成回路と同様な構成
を有するが、ＮＡＮＤ回路７の一方の入力ノードはイン
バータ４１の出力ノードに接続され、言わばインバータ
４０，４１が共用される点で相違するものである。
形態３に係る内部クロック信号生成回路の構成を示す回
路図である。図７に示されるように、本実施の形態３に
係る内部クロック信号生成回路は、図４に示された実施
の形態２に係る内部クロック信号生成回路と同様な構成
を有するが、ＮＡＮＤ回路７の一方の入力ノードはイン
バータ４１の出力ノードに接続され、言わばインバータ
４０，４１が共用される点で相違するものである。
【００３１】そして、このような構成を有する内部クロ
ック信号生成回路によっても、上記実施の形態２に係る
内部クロック信号生成回路と同様な動作を実現すること
ができ、インバータ４０，４１を共用することにより必
要な素子数を減らすことができる。
ック信号生成回路によっても、上記実施の形態２に係る
内部クロック信号生成回路と同様な動作を実現すること
ができ、インバータ４０，４１を共用することにより必
要な素子数を減らすことができる。
【００３２】
【発明の効果】請求項１に係る内部クロック信号生成回
路によれば、テストモードにおいて通常動作モード時と
異なるクロック幅を有する内部クロック信号を生成する
ことができる。
路によれば、テストモードにおいて通常動作モード時と
異なるクロック幅を有する内部クロック信号を生成する
ことができる。
【００３３】請求項２および３に係る内部クロック信号
生成回路によれば、テストモードにおいて、外部クロッ
ク信号入力端子に供給される外部クロック信号のクロッ
ク幅を変化させることにより生成する内部クロック信号
生成回路のクロック幅を変化させることができる。
生成回路によれば、テストモードにおいて、外部クロッ
ク信号入力端子に供給される外部クロック信号のクロッ
ク幅を変化させることにより生成する内部クロック信号
生成回路のクロック幅を変化させることができる。
【００３４】請求項４から６に係る内部クロック信号生
成回路によれば、テストモードにおいて、所望のクロッ
ク幅を有する内部クロック信号を生成することができ
る。
成回路によれば、テストモードにおいて、所望のクロッ
ク幅を有する内部クロック信号を生成することができ
る。
【００３５】請求項７および８に係る内部クロック信号
生成回路によれば、第１の遅延手段が共用されることに
より必要な素子数を減らすことができる。
生成回路によれば、第１の遅延手段が共用されることに
より必要な素子数を減らすことができる。
【図１】 本発明の実施の形態１に係る内部クロック信
号生成回路の構成を示す回路図である。
号生成回路の構成を示す回路図である。
【図２】 図１に示された回路の通常動作モードにおけ
る動作を示すタイミング図である。
る動作を示すタイミング図である。
【図３】 図１に示された回路のテストモードにおける
動作を示すタイミング図である。
動作を示すタイミング図である。
【図４】 本発明の実施の形態２に係る内部クロック信
号生成回路の構成を示す図である。
号生成回路の構成を示す図である。
【図５】 図４に示された回路の通常動作モードにおけ
る動作を示すタイミング図である。
る動作を示すタイミング図である。
【図６】 図４に示された回路のテストモードにおける
動作を示すタイミング図である。
動作を示すタイミング図である。
【図７】 本発明の実施の形態３に係る内部クロック信
号生成回路の構成を示す図である。
号生成回路の構成を示す図である。
【図８】 従来の内部クロック信号生成回路の構成を示
す図である。
す図である。
【図９】 図８に示された回路の動作を示すタイミング
図である。
図である。
１，５，７ ＮＡＮＤ回路、４，６ 遅延回路、１０
外部クロック信号入力端子、４０〜４３ インバータ。
外部クロック信号入力端子、４０〜４３ インバータ。
Claims (8)
- 【請求項１】 通常動作モードとテストモードとを有す
る内部クロック信号生成回路であって、 外部クロック信号が供給される外部クロック信号入力端
子と、 前記外部クロック信号入力端子に接続され、前記通常動
作モードでは第１の内部クロック信号を生成するととも
に、前記テストモードでは前記第１の内部クロック信号
とクロック幅を異にする第２の内部クロック信号を生成
する信号幅変更手段とを備えた、内部クロック信号生成
回路。 - 【請求項２】 前記信号幅変更手段は、 前記外部クロック信号入力端子に接続された遅延手段
と、 前記遅延手段からの出力信号と前記テストモード時に活
性化されるテスト信号とが供給される第１の論理ゲート
と、 前記外部クロック信号入力端子および前記第１の論理ゲ
ートの出力端に接続された第２の論理ゲートとを含む、
請求項１に記載の内部クロック信号生成回路。 - 【請求項３】 前記第１および第２の論理ゲートはとも
にＮＡＮＤ回路である、請求項２に記載の内部クロック
信号生成回路。 - 【請求項４】 前記信号幅変更手段は、 前記外部クロック信号入力端子に接続された複数の遅延
手段と、 前記複数の遅延手段のうちのいずれか１つから出力され
た信号と前記テストモード時に活性化されるテスト信号
とが供給される複数の第１の論理ゲートと、 前記外部クロック信号入力端子と前記複数の第１の論理
ゲートの出力端に接続された第２の論理ゲートとを含
む、請求項１に記載の内部クロック信号生成回路。 - 【請求項５】 前記複数の遅延手段は、直列接続された
異なる数のインバータを含む、請求項４に記載の内部ク
ロック信号生成回路。 - 【請求項６】 前記第１および第２の論理ゲートはとも
にＮＡＮＤ回路である、請求項５に記載の内部クロック
信号生成回路。 - 【請求項７】 前記信号幅変更手段は、 前記外部クロック信号入力端子に接続された第１の遅延
手段と、 前記第１の遅延手段に接続された第２の遅延手段と、 前記第１の遅延手段から出力された信号と前記テストモ
ード時に活性化されるテスト信号とが供給される第１の
論理ゲートと、 前記第２の遅延手段から出力された信号と前記テストモ
ード時に活性化されるテスト信号とが供給される第２の
論理ゲートと、 前記外部クロック信号入力端子と前記第１の論理ゲート
の出力端および前記第２の論理ゲートの出力端に接続さ
れた第３の論理ゲートとを含む、請求項１に記載の内部
クロック信号生成回路。 - 【請求項８】 前記第１から第３の論理ゲートはいずれ
もＮＡＮＤ回路である、請求項７に記載の内部クロック
信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018610A JPH11220366A (ja) | 1998-01-30 | 1998-01-30 | 内部クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018610A JPH11220366A (ja) | 1998-01-30 | 1998-01-30 | 内部クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220366A true JPH11220366A (ja) | 1999-08-10 |
Family
ID=11976416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10018610A Withdrawn JPH11220366A (ja) | 1998-01-30 | 1998-01-30 | 内部クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695435B1 (ko) | 2006-04-13 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
-
1998
- 1998-01-30 JP JP10018610A patent/JPH11220366A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695435B1 (ko) | 2006-04-13 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7499356B2 (en) | 2006-04-13 | 2009-03-03 | Hynix Semiconductor, Inc. | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |