JPH05226991A - 論理集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 論理回路を動作させる基本クロックのデュー
ティ比を調整できるようにする。 【構成】 高周波クロックの発生部８からのクロックを
トリガ信号として基本クロックの立上がりまたは立下が
りのエッジを検出するエッジ検出回路９と、該エッジ検
出回路９からのエッジ検出信号を計数する計数回路１０
とを設け、オアゲート１１に、該計数回路１０の出力信
号および上記基本クロックの論理和をとらせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック供給源から
の基本クロックを予定したデューティ比を保ちながら複
数箇所に供給する論理集積回路装置に関するものであ
る。

【０００２】

【従来の技術】図１３は例えば、株式会社サイエンスフ
ォーラム発行，「ＡＳＩＣデザインハンドブック」，２
１６頁に示されたクロック系回路を半導体集積回路で構
成した従来の論理集積回路装置を示すブロック図であ
り、図において、１は基本クロック出力部としての基本
クロック発生部、２，３は基本クロックを直接入力する
半導体集積回路、４は半導体集積回路３の出力クロック
およびそれに同期したデータを受ける半導体集積回路、
５ａ，５ｂ，５ｃは各半導体集積回路２，３，４の入力
バッファ、６ａ，６ｂ，６ｃは各半導体集積回路２，
３，４の出力バッファを示す。

【０００３】次に動作について説明する。基本クロック
発生部１から出力された基本クロックは、論理回路を構
成する各半導体集積回路２，３の入力バッファ５ａ，５
ｂを通して、半導体集積回路２，３内の各フリップフロ
ップ７ａ，７ｂのトリガ端子に伝わる。これにより、各
フリップフロップ７ａ，７ｂは状態遷移動作を行う。

【０００４】データ転送装置のような論理回路では、デ
ータ処理の流れが一方向に限定されることが少なくな
い。従って、処理の前方の半導体集積回路３から、基本
クロックとデータを処理の後方の半導体集積回路４へ渡
し、その基本クロックにより、半導体集積回路４の各フ
リップフロップ７ｃの状態遷移を行う。

【０００５】

【発明が解決しようとする課題】従来の論理集積回路装
置は以上のように構成されているので、図１４（ａ）に
示すように、基本フロック発生部１が出力する基本クロ
ックが、デューティ比５０％であったとしても、例えば
半導体集積回路３の入力バッファ５ｂおよび出力バッフ
ァ６ｂの電気的特性により、半導体集積回路３の図１４
（ａ）に示す入力信号Ｓ１に対して出力信号Ｓ２のデュ
ーティ比が図１４（ｂ）に示すように変化してしまい、
フリップフロップの動作マージンが少なくなるなどの問
題点があった。

【０００６】この請求項１の発明は上記のような問題点
を解消するためになされたもので、基本クロックのデュ
ーティ比を調整可能にし、これによってフリップフロッ
プの所期の動作マージンを確保できる論理集積回路装置
を得ることを目的とする。

【０００７】また、この請求項２の発明は基本クロック
のデューティ比を自動的に調整できる論理集積回路装置
を得ることを目的とする。

【０００８】

【課題を解決するための手段】この請求項１の発明に係
る論理集積回路装置は、高周波クロックの発生部からの
クロックをトリガ信号として基本クロックの立上がりま
たは立下がりのエッジを検出するエッジ検出回路と、該
エッジ検出回路からのエッジ検出信号を計数する計数回
路とを設け、オアゲートに、該計数回路の出力信号およ
び上記基本クロックの論理和をとらせるようにしたもの
である。

【０００９】この請求項２の発明に係る論理集積回路装
置は、高周波クロックの発生部からのクロックをトリガ
信号として基本クロックの立上がりまたは立下がりのエ
ッジを検出するエッジ検出回路と、該エッジ検出回路か
らのエッジ検出信号を計数する計数回路とを備え、レベ
ル計数回路に、上記オアゲートの出力信号のローレベル
またはハイレベルの期間を上記高周波クロックの計数に
よって求めさせ、計数値制御回路に、その計数値にもと
づき、上記計数回路におけるカウンタのロード値を制御
させるようにしたものである。

【００１０】この請求項１の発明におけるエッジ検出回
路は、基本クロックの立上がりまたは立下がりの検出
を、より高い周波数のクロックで行い、その検出信号に
より計数回路を初期化し、つぎに計数回路がより高い周
波数のクロックを計数することでデューティ比を調整す
る。

【００１１】また、この請求項２の発明におけるレベル
計数回路は、デューティ比を調整した出力信号の、例え
ばローレベルの期間を高周波のクロックで計数し、この
計数した値に従って、計数回路のカウンタのロード値
を、計数値制御回路によって帰還制御することにより、
上記デューティ比を自動調整可能にする。

【００１２】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、３Ａは半導体集積回
路、４Ａは半導体集積回路３Ａが出力した基本クロック
および出力データを受けて処理を行う半導体集積回路、
５ｄ，５ｅ，５ｆはこの半導体集積回路３Ａの入力バッ
ファ、８は基本クロックの数倍乃至数１０倍の高周波の
クロックを発生する高周波クロック発生部、９はその高
周波のクロックにより、上記入力された基本クロックの
エッジを検出するエッジ検出回路、１０は計数回路、１
１はオアゲート、２０はフリップフロップである。

【００１３】また、図２は図１におけるブロック各部の
タイミングを示したものであり、Ｓ３は半導体集積回路
３Ａが出力するデューティの変化した基本クロック、Ｓ
４は上記高周波のクロック信号、Ｓ５はエッジ検出回路
９による検出タイミング信号（ここでは負論理で記
述）、Ｓ６は計数回路の出力信号、Ｓ７はオア回路が出
力するデューティが調整された基本クロックである。

【００１４】図３は基本クロックＳ３の立上がりエッジ
を検出するエッジ検出回路９の具体的な接続図を示し、
ｔは高い周波数クロックの入力端子、Ｔは基本クロック
の入力端子、１３，１４はフリップフロップ、１５はイ
ンバータ、１６はナンドゲート、Ｐはエッジ検出信号の
出力端子である。

【００１５】また、図４は上記計数回路１０の具体的な
接続図を示し、汎用論理集積回路として一般的な計数カ
ウンタ１７を用いた場合のものである。この例では｀１
３´を初期値としてロードしている。また、Ｌはエッジ
検出信号の入力端子、ｔは高周波のクロックを入力する
入力端子、Ｒは計数値の出力端子である。また、１８は
計数カウンタ１７の出力を反転するインバータ、１９は
フリップフロップである。

【００１６】次に動作について説明する。まず、半導体
集積回路３Ａからは、図２に示す基本クロックＳ３が出
力され、これが入力バッファ５ｅを経てエッジ検出回路
９の入力端子Ｔに入力される。エッジ検出回路９では、
基本クロックＳ３を高周波クロック発生部８からの高周
波のクロック信号Ｓ４をトリガ信号としてフリップフロ
ップ１３，１４にラッチし、次にそのラッチ出力が｀Ｈ
´で、前回ラッチした基本クロックＳ３が｀Ｌ´であっ
た場合、インバータ１５およびナンドゲート１６を介し
て出力端子Ｐより計数回路１０へ検出タイミング信号Ｓ
５を出力する。

【００１７】かかるエッジ検出回路９では、入力端子ｔ
に基本クロックよりも十分に高い周波数の、図５に示す
ようなクロックを入力し、一方、入力端子Ｔにも基本ク
ロックを入力すると、２つのフリップフロップ１３，１
４の出力は、図５の波形Ａの信号およびこの信号Ａを反
転した波形Ｂの信号が得られる。従って、これら両波形
Ａ，Ｂの信号のナンド（ＮＡＮＤ）条件をとることによ
って、エッジ検出信号が出力端子Ｐに得られる。

【００１８】さらに、端子Ｌより計数回路１０に入力さ
れた信号Ｓ５により、計数カウンタ１７に｀１３´を初
期値としてロードし、順次高周波のクロックの立上がり
時に｀１４´，｀１５´までカウントし、｀１５´でカ
ウント動作をストップする。これにより、計数回路１０
の出力として、１度スパイクＳＰを除去するために、フ
リップフロップを介した計数カウンタ１７のキャリー信
号を、インバータ１８で反転し、負論理として信号を得
る。次に、この信号と基本クロックＳ３の論理和を取る
ことでデューティ比を調整した信号Ｓ７を得る。

【００１９】図６はこのような計数回路１０の動作をさ
らに詳しく示す回路各部の信号のタイミングチャートで
ある。これによれば、クロックに同期して、エッジ検出
信号が計数カウンタ１７に入力されると、それにより、
この計数カウンタ１７はカウント値をロードする。この
とき、出力端子ＣＯはローレベルの信号を出力する。こ
こで、出力端子ＣＯは、カウント値が｀１５´で、入力
端子ＥＴがハイレベルのとき、ハイレベルとなる。これ
により、入力端子ＥＰがハイレベルとなり、計数カウン
タ１７はカウントアップ動作を行い、｀１５´をカウン
トした時点で、出力端子ＣＯがハイレベルになり、入力
端子ＥＰがローレベルとなり、計数カウンタ１７は｀１
５´でストップする。

【００２０】これにより、計数カウンタ１７の出力端子
ＣＯの反転出力をフリップフロップ１９に入力し、出力
端子Ｒに図６に示すような出力を得る。この計数カウン
タ１７はＥＰ＝ＥＴ＝ハイレベルのときカウントｕｐす
る。つまり、計数カウンタ１７のロード値を調整するこ
とで、出力端子Ｒにおける出力信号のデューティの幅を
調整できる。なお、図６に示すように、出力端子ＣＯの
出力信号中に発生したスパイクＳＰは、これをインバー
タ１８で反転して計数カウンタ１７に帰還することによ
り、除去される。

【００２１】実施例２．図７はこの請求項２の発明の一
実施例を示す。この実施例ではデューティ比が調整可能
な論理集積回路を用いるのに加えて、そのデューティ比
を調整した出力信号Ｓ７のローレベルの期間を、レベル
計数回路２５によって、これの入力端子ｔに入力される
高周波のクロックＳ４で計数し、その値により計数回路
１０内のカウンタのロード値を計数値制御回路２６によ
り制御し、これにより、自動的にテューティ比を調整可
能にしている。なお、この計数値制御回路２６は入力信
号から計数回路１０の初期値を設定する。

【００２２】図８は上記レベル計数回路２５の詳細を示
すブロック図であり、２７，２８は入力端子ＤＴに縦続
接続されたフリップフロップ、２９はインバータ、３０
はフリップフロップ２８およびインバータ２９の各出力
を入力とするナンドゲート、３１は計数カウンタ、３２
はデューティ比調整された出力信号の立上がりエッジを
検出する立上がりエッジ検出回路、３３は同期式イネー
ブル付フリップフロップである。また、図９は上記回路
各部の信号波形を示すタイミングチャートである。

【００２３】この請求項２の発明では計数回路１０から
計数値制御回路２６のループは常に動作状態にあり、例
えば、入力端子ＤＴからレベル計数回路２５に入力され
る信号のローレベルの時間が少なくなった場合、レベル
計数回路２５の出力は減少する。これにより、計数値制
御回路２６は逆に計数回路１０の初期値を増加させるこ
とで、上記ローレベルの時間を長くする方向に働く。こ
れにより、デューティ比は自動的に一定範囲内に保持さ
れる。

【００２４】また、図９は上記レベル計数回路２５の各
部の信号波形を示す。これによれば、入力端子ＤＴに信
号が入力されてから初めて立上がる入力端子ｔからのク
ロックのタイミングで、立上がり検出信号ＬＤを得ると
ともに、この立上がり検出信号ＬＤの立上がりで、カウ
ンタ３１によるカウントを開始させる。また、立上がり
エッジ検出回路３２の出力端子Ｕに得られる検出出力が
立下がると、フリップフロップ３３の出力端子Ｖの出力
は上記ローレベルの期間に応じたデューティの信号を出
力する。なお、上記実施例では、ローベルを計数する場
合について説明したが、ハイレベルを計数するようにし
てもよく、上記実施例と同様の効果を奏する。

【００２５】実施例３．また、上記実施例では計数回路
１０にカウンタを用いた場合について説明したが、図１
０に示すように、インバータ３１，フリップフロップ３
２，３３，３４およびオアゲート３５からなるシフトレ
ジスタを用いてもよい。すなわち、入力端子ｔに入力さ
れるクロックごとに、各フリップフロップ３２，３３に
は図１１に示すような出力Ａ，Ｂが得られ、これらの出
力Ａ，Ｂをオアゲート３５で加算することにより、その
加算値に応じたデューティ出力が得られる。そして、こ
れによれば、フリップフロップ３２，３３の段数を増や
すことで、デューティを延長することができる。

【００２６】実施例４．図１２は計数回路１０の他の応
用例を示す。これは、図１２に示すフリップフロップ３
２，３３の各出力に、入力端子Ｗ１，Ｗ０からのハイレ
ベルまたはローレベルの信号との論理積をとるアンドゲ
ート３６，３７を設けたものである。これによれば、Ｗ
１＝Ｗ０＝ハイレベルのときは、図１１のＯのようにな
るが、Ｗ１＝ハイレベル，Ｗ０＝ローレベルとすると、
フリップフロップ３４の出力は、図１１のＸのようにな
る。

【００２７】

【発明の効果】以上のように、この発明によれば、高周
波クロックの発生部からのクロックをトリガ信号とし
て、基本クロックの立上がりまたは立下がりのエッジを
検出するエッジ検出回路と、該エッジ検出回路からのエ
ッジ検出信号を計数する計数回路とを設け、オアゲート
に、該計数回路の出力信号および上記基本クロックの論
理和をとらせるように構成したので、集積回路を構成す
る半導体の電気特性によらず、一定のデューティ比を調
整した基本クロックを複数箇所に供給することができ、
基本クロックの周波数が高い場合においても、充分にフ
リップフロップのタイミング条件を満足できるほか、基
本クロックの高速化を実現できるものが得られる効果が
ある。

【００２８】また、この請求項２の発明によれば、高周
波クロックの発生部からのクロックをトリガ信号とし
て、基本クロックの立上がりまたは立下がりのエッジを
検出するエッジ検出回路と、該エッジ検出回路からのエ
ッジ検出信号を計数する計数回路と、該計数回路の出力
信号および上記基本クロックの論理和をとるオアゲート
とを備え、レベル計数回路に、上記オアゲートの出力信
号のローレベルまたはハイレベルの期間を上記高周波ク
ロックの計数によって求めさせ、計数値制御回路にその
計数値にもとづき、上記計数回路におけるカウンタのロ
ード値を制御させるように構成したので、基本クロック
のデューティ比を自動調整できるものが得られる効果が
ある。

【図面の簡単な説明】

【図１】この発明の一実施例による論理集積回路装置を
示すブロック図である。

【図２】図１における回路各部の信号波形を示すタイミ
ングチャート図である。

【図３】図１におけるエッジ検出回路を示すブロック図
である。

【図４】図１における計数回路を示すブロック図であ
る。

【図５】図３におけるエッジ検出回路各部の信号波形を
示すタイミングチャート図である。

【図６】図４における計数回路各部の信号波形を示すタ
イミングチャート図である。

【図７】請求項２の発明の一実施例による論理集積回路
装置を示すブロック図である。

【図８】図７におけるレベル計数回路を示すブロック図
である。

【図９】図８におけるレベル計数回路各部の信号波形を
示すタイミングチャート図である。

【図１０】図１における計数回路の他の実施例を示すブ
ロック図である。

【図１１】図１０および図１２における計数回路各部の
信号波形を示すタイミングチャート図である。

【図１２】図１における計数回路のさらに他の実施例を
示すブロック図である。

【図１３】従来の論理集積回路装置を示すブロック図で
ある。

【図１４】図１３の回路各部の信号波形を示すタイミン
グチャート図である。

【符号の説明】

８ 高周波クロック発生部 ９ エッジ検出回路 １０ 計数回路 １１ オアゲート ２５ レベル計数回路 ２６ 計数値制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基本クロックの数倍乃至数１０倍の周波
   数のクロックを発生する高周波クロック発生部と、該高
   周波クロック発生部からのクロックをトリガ信号として
   上記基本クロックの立上がりまたは立下がりのエッジを
   検出するエッジ検出回路と、該エッジ検出回路からのエ
   ッジ検出信号を計数する計数回路と、該計数回路の出力
   信号および上記基本クロックの論理和をとるオアゲート
   とを備えた論理集積回路装置。
2. 【請求項２】 基本クロックの数倍乃至数１０倍の周波
   数のクロックを発生する高周波クロック発生部と、該高
   周波クロック発生部からのクロックをトリガ信号として
   上記基本クロックの立上がりまたは立下がりのエッジを
   検出するエッジ検出回路と、該エッジ検出回路からのエ
   ッジ検出信号を計数する計数回路と、該計数回路の出力
   信号および上記基本クロックの論理和をとるオアゲート
   と、該オアゲートの出力信号のローレベルまたはハイレ
   ベルの期間を上記高周波クロックの計数によって求める
   レベル計数回路と、該レベル計数回路による計数値にも
   とづいて、上記計数回路におけるカウンタのロード値を
   制御する計数値制御回路とを備えた論理集積回路装置。