JP2850875B2 - 位相調整用メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相調整用メモリ
に関する。

【０００２】

【従来の技術】通信装置のような装置回路規模が膨大な
装置では、各処理単位毎にパッケージ分割しつつプラグ
インユニットに実装しており、集線箇所やパッケージ間
信号伝送箇所等では位相差を吸収するために位相調整用
メモリが利用されている。かかる位相調整用メモリとし
て、従来、特開平５−２２２６９号公報に開示された位
相調整用メモリが知られている。

【０００３】図５は同公報に開示された位相調整用メモ
リをブロック図により示しており、図６は各ブロックの
動作を説明する波形図である。この位相調整用メモリ１
では、基本的にはメモリ回路に対して入力データ信号と
フレーム毎の書き込みタイミング信号を入力しており、
読み出しは局部的なタイミング信号を入力しつつ、同タ
イミング信号に従って順次データ信号の読み出しを行な
っている。また、同公報に示す位相調整用メモリの場
合、入力データ信号のクロック位相と出力データ信号の
クロック位相が違っている。なお、クロック位相は同位
相で、データ位相のみ調整する場合は図のＣＬＫ１Ｃと
ＬＫ２を同一クロックとして構成すればよい。

【０００４】入力データ信号と共に入力されるフレーム
タイミング信号ＦＰ１により動作する書き込みカウンタ
（ＷＣＴＲ）３は、メモリ（ＲＡＭ）２の書き込みアド
レスを発生しており、同書き込みアドレスに対して入力
データ信号ＤＡＴＡＩＮに基づくデータが書き込まれ
る。一方、読み出しカウンタ（ＲＣＴＲ）４は出力する
フレームタイミング信号ＦＰにより動作して読み出しア
ドレスを発生しており、同読み出しアドレスからデータ
を読み出して主信号データＤＡＴＡＯＵＴを出力する。

【０００５】この際、入力されるフレームタイミング信
号ＦＰと入力データ信号の位相関係及び、出力するフレ
ームタイミング信号ＦＰと出力データ信号の位相関係を
一意に決定するため、フレームタイミング信号ＦＰによ
る書き込みカウンタ３の出力の関係と、フレームタイミ
ング信号ＦＰによる読み出しカウンタ４の出力関係とを
一意に決定している。

【０００６】

【発明が解決しようとする課題】上述した従来の位相調
整用メモリにおいては、次のような課題があった。第１
に、書き込みカウンタ３や読み出しカウンタ４の出力す
る値の範囲がフレーム長の約数でないと、メモリ２内の
使用アドレス順序が飛ぶ箇所が生じ、結果としてフレー
ム周期の前後でデータが消失したり重複する部分が発生
してしまう。一方、フレームタイミング信号の周期は、
データ信号フォーマットの先頭指示等、データ信号を処
理するための基準位相を指示する信号であるため、メモ
リの容量から定倍して決定することは条件を増やすこと
となり、場合によってはフレームタイミング信号数等を
増加させる方向となる。また、装置構成に応じた必要十
分な量を位相差吸収量としてメモリ容量を決定するのが
最適設計といえる。よって、メモリ容量をフレームタイ
ミング信号の約数から決定することは、不要なメモリ容
量の増加につながる。これらは、いずれもメモリの書き
込みアドレスや読み出しアドレスをそれぞれのフレーム
タイミング信号から一意に決定していることに依存して
いる。

【０００７】また、第２に、データをパケット化して伝
送する場合等、フレームタイミング信号の周期は一定に
定まらなくなる。この際もメモリ容量はパケット長や位
相差の揺らぎ量等から最適な容量が決まるが、データの
消失や重複を避けるため、更に不要なメモリ量の増加に
つながる。これも、メモリの書き込みアドレスや読み出
しアドレスをそれぞれのフレームタイミング信号から一
意に決定していることに依存しているからである。

【０００８】本発明は、上記課題にかんがみてなされた
もので、装置構成上の位相差吸収量だけからメモリ容量
を決定できるようにし、不要なメモリ容量の増加を防止
して回路規模の削減をすることが可能な位相調整用メモ
リの提供を目的とする。また、本発明の更なる目的は、
メモリ容量とフレームタイミング信号周期とに煩わしい
関係を持たせないようにして、フレームタイミング信号
の規定範囲を広げて仕様検討の際の条件項目の減らすこ
とが可能な位相調整用メモリの提供を目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、所定の書き込みアドレス
にデータを書き込みつつ、所定の読み出しアドレスから
データ読み出しするメモリと、所定の書き込み側初期ア
ドレスからクロック毎にインクリメントしながら所定範
囲内で巡回的に上記書き込みアドレスを更新する書き込
みアドレス制御手段と、書き込み側フレームパルスの入
力時に上記書き込みアドレスに対応した値を保持するア
ドレス保持手段と、所定の読み出し側初期アドレスから
クロック毎にインクリメントしながら所定範囲内で巡回
的に上記読み出しアドレスを更新しつつ、読み出し側フ
レームパルスの入力時に上記アドレス保持手段に保持さ
れた値に対応して上記読み出し側初期アドレスを取得す
る読み出しアドレス制御手段とを具備する構成としてあ
る。

【００１０】上記のように構成した請求項１にかかる発
明においては、書き込みアドレス制御手段が所定の書き
込み側初期アドレスからクロック毎にインクリメントし
ながら所定範囲内で巡回的に書き込みアドレスを更新し
ている。従って、メモリではこのようにしてクロック毎
に順次更新される書き込みアドレスにデータが書き込ま
れる。ここにおいて、書き込み側フレームパルスによっ
て、書き込み側アドレスが所定値にリセットされるよう
なことはないが、書き込み側フレームパルスの入力時に
はアドレス保持手段が上記書き込みアドレスに対応した
値を保持することにしている。

【００１１】一方、読み出しアドレス制御手段も所定の
読み出し側初期アドレスからクロック毎にインクリメン
トしながら所定範囲内で巡回的に読み出しアドレスを更
新し、メモリからは読み出しアドレスに記録されている
データが読み出される。ここにおいて、この読み出しア
ドレス制御手段の読み出し側初期アドレスは読み出し側
フレームパルスの入力時に上記アドレス保持手段に保持
された値から取得されているので、書き込みアドレス制
御手段において初期アドレスとして書き込まれているア
ドレスから順次読み出すことになり、位相は一致する。

【００１２】すなわち、フレームタイミング信号の周期
の影響を受けず、これにより、装置構成上の位相差吸収
量のみからメモリ容量の設定を最適値に決定でき、フレ
ームタイミング信号の仕様にメモリ容量から発生される
条件項目をなくすことができる。

【００１３】また、請求項２にかかる発明は、請求項１
に記載の位相調整用メモリにおいて、上記書き込み側フ
レームパルスの入力タイミングから位相調整容量期間以
内に上記読み出し側フレームパルスが入力されなければ
読み出し不能とさせる保護手段を具備する構成としてあ
る。

【００１４】すなわち、保護手段により書き込み側フレ
ームパルスの入力タイミングから位相調整容量期間以内
に読み出し側フレームパルスが入力されたか否かを判断
し、入力されなければ読み出し不能とさせている。ここ
において、データを読み出し不能とさせるのは実質的に
正常な読み出しが行われないようにすれば良く、その一
例として、請求項３にかかる発明は、請求項２に記載の
位相調整用メモリにおいて、上記保護手段が、上記書き
込み側フレームパルスの入力タイミングから位相調整容
量期間にわたって所定の制御信号を出力するタイマ手段
と、このタイマ手段からの制御信号が出力されている間
に限って上記読み出し側フレームパルスを上記読み出し
アドレス制御手段に出力させるマスク手段とを具備する
構成としてある。

【００１５】すなわち、タイマ手段が書き込み側フレー
ムパルスの入力タイミングから位相調整容量期間にわた
って所定の制御信号を出力しており、このタイマ手段か
らの制御信号が出力されている間に限ってマスク手段は
上記読み出し側フレームパルスを上記読み出しアドレス
制御手段に出力させる。しかるに、位相調整容量期間が
過ぎるとこの制御信号が出力されなくなるので、読み出
し側フレームパルスはマスク手段を通過して読み出しア
ドレス制御手段に出力することができなくなる。

【００１６】また、読み出し不能とする他の一例とし
て、請求項４にかかる発明は、請求項２に記載の位相調
整用メモリにおいて、上記保護手段を、上記書き込み側
フレームパルスの入力タイミングから位相調整容量期間
以内に上記読み出し側フレームパルスが入力されなけれ
ば読み込まれるデータを所定値に変換して読み出し不能
とさせる構成としてある。すなわち、位相調整容量期間
以内に読み出し側フレームパルスが入力されない場合に
は、読み込まれるデータが所定値に変換されてしまうこ
とになり、読み出し不能となる。

【００１７】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は本発明の一実施形態にかか
る位相調整用メモリをブロック図により示しており、図
２はその動作を説明するための波形図であり、図３は同
位相調整用メモリを適用したデータ処理装置をブロック
図により示している。図３に示す装置は、通信装置のよ
うな装置回路規模が膨大な装置を各処理単位毎にパッケ
ージ分割した例であり、クロック供給パッケージＡと主
信号処理パッケージＢ，Ｃとを備えており、各パッケー
ジ間をプラグインユニットに実装して接続することによ
り全体の装置を構成している。

【００１８】クロック供給パッケージＡ内には発信器１
００を備えており、装置で使用する基準のクロックＣＬ
ＫＯＵＴとフレームタイミング信号ＦＰＯＵＴを発生
し、主信号処理パッケージＢ，Ｃに供給している。ま
た、各主信号処理パッケージＢ，Ｃ内にはそれぞれ発信
器１０１，１０２が備えられており、発信器１０１，１
０２は必要なクロックＣＬＫＯＵＴとフレームタイミン
グ信号ＦＰＯＵＴを発生し、各信号処理回路１０３，１
０５と位相調整用メモリ（ＲＡＭ）１０４に供給してい
る。

【００１９】信号処理回路１０３には主信号データＤＡ
ＴＡＩＮが入力され、所定の処理を施した主信号データ
ＤＡＴＡＯＵＴを出力する。このとき、主信号データＤ
ＡＴＡＯＵＴに対して所定の位相でフレームタイミング
信号ＦＰＯＵＴも出力し、後段の処理ブロック１０４，
１０５に信号フレームの基準位相を示している。このフ
レームタイミング位相は発信器１０１による定常位相誤
差やジッタ成分、信号処理回路１０３での信号処理遅延
時間等から本信号処理パッケージＢに入力されるフレー
ムタイミング信号（発信器１０１のＦＰＩＮ）に対して
一意またはある範囲内に特定されている。

【００２０】また、本実施形態では主信号処理パッケー
ジＢ，Ｃ毎に発信器１０１，１０２によりクロックを発
生しているため、パッケージ毎のクロック位相にばらつ
きが生じる。このため、信号処理回路１０３は主信号デ
ータＤＡＴＡＯＵＴ、フレームタイミング信号ＦＰＯＵ
Ｔと共に、クロックＣＬＫＯＵＴを後段の主信号処理パ
ッケージＣの位相調整用ＲＡＭ１０４に対して出力して
いる。

【００２１】主信号処理パッケージＣでは、上述した主
信号処理パッケージＢが出力するフレームタイミング信
号ＦＰＯＵＴ位相、及び自パッケージの発信器１０２の
定常位相誤差やジッタ成分を考慮し、位相調整用ＲＡＭ
１０４及び信号処理回路１０５にフレームタイミング信
号を入力する。このとき、位相調整用ＲＡＭ１０４に入
力される書き込みフレームタイミング信号ＦＰ１と読み
出しフレームタイミング信号ＦＰ２の相対位相差の最大
値から演算される量が当該位相調整用ＲＡＭ１０４の内
のメモリ量（図１のメモリＲＡＭ１１）である。この読
み出しフレームタイミング信号ＦＰ２により位相調整用
ＲＡＭ１０４は主信号データＤＡＴＡＯＵＴを出力し、
後段の信号処理回路１０５にてフレームタイミング信号
ＦＰＩＮにて主信号ＤＡＴＡＩＮのフレームを抽出、処
理を行う構成となっている。

【００２２】位相調整用ＲＡＭ１０４の構成を図１に示
している。書き込みカウンタＷＣＴＲ１２は、主信号デ
ータと共に入力されるクロックＣＬＫ１で自走するカウ
ンタであり、この書き込みカウンタＷＣＴＲ１２が出力
するカウンタ値を書き込みアドレスとして、主信号デー
タＤＡＴＡＩＮをメモリＲＡＭ１１に書き込む。仮保持
回路１４は書き込みフレームタイミング信号ＦＰ１と同
位相の主信号データＤＡＴＡＩＮを書き込んだメモリの
アドレス値を保持して出力する。

【００２３】読み出しカウンタＲＣＴＲ１３は読み出し
クロックＣＬＫ２でカウントするカウンタで、この読み
出しカウンタＲＣＴＲ１３が出力するカウンタ値を読み
出しアドレスとしてメモリＲＡＭ１１より主信号データ
ＤＡＴＡＯＵＴの読み出しを行う。読み出しカウンタＲ
ＣＴＲ１３には判定回路１６を経て読み出しフレームタ
イミング信号ＦＰ２が入力され、この入力タイミング
（判定回路１６のＤＯ出力タイミング）にて前記仮保持
回路１４の出力するアドレス値が読み出しカウンタＲＣ
ＴＲ１３にロードされる。

【００２４】ところで、この実施形態では入力信号がパ
ッケージ抜去により無くなることを考慮する必要があ
る。この際フレームタイミング信号ＦＰ１の周期とバッ
ファ量の関係で、以前仮保持回路１４で保持したアドレ
ス値が読み出しカウンタＲＣＴＲ１３に再ロードされ、
データが重複して読み出されることが考えられる。これ
により、仮保持回路１５にて入力される書き込みフレー
ムタイミング信号ＦＰ１のタイミングから書き込みカウ
ンタＷＣＴＲ１２の一周期分のパルスを発生するととも
に、判定回路１６では入力されるフレームタイミング信
号ＦＰ２が前記仮保持回路１５が出力するパルス範囲内
に入っているか判定している。そして、入っている場合
は入力される読み出しフレームタイミング信号ＦＰ２を
そのまま読み出しカウンタＲＣＴＲ１３に出力し、入っ
ていない場合は入力される読み出しフレームタイミング
信号ＦＰ２が読み出しカウンタＲＣＴＲ１３へ出力され
るのを停止するようにしている。これにより、重複した
データの出力を防止することができる。

【００２５】また、入力信号がパッケージ抜去等で一定
に定まらない場合とか、さらに入力信号が無くなった場
合や、データを一定のフレームに変更したい場合等は、
データ読み出しフレームタイミング信号ＦＰ２が前記仮
保持回路１５が出力するパルス範囲内に入っていないと
判定された結果を用いてこの判定回路１６が主信号デー
タＤＡＴＡＯＵＴを処理するようにしている。

【００２６】次に、上記構成からなる本実施形態の動作
を説明する。書き込みカウンタＷＣＴＲ１２は、主信号
データと共に入力されるクロックＣＬＫ１で自走するカ
ウンタであり、この出力カウンタ値を書き込みアドレス
としてメモリ１１に主信号データＤＡＴＡＩＮを書き込
む。また読み出しカウンタＲＣＴＲ１３も読み出しクロ
ックＣＬＫ２でカウントするカウンタであり、この出力
カウンタ値を読み出しアドレスとしてメモリ１１から主
信号データＤＡＴＡＯＵＴの読み出しを行う。書き込み
カウンタＷＣＴＲ１２の出力カウンタ値は仮保持回路１
４が書き込みフレームタイミング信号ＦＰ１のタイミン
グで保持しており、この出力カウンタ値を実際に読み出
しカウンタＲＣＴＲ１３にロードする値にするため、固
定値を付加して出力している。

【００２７】また、仮保持回路１５にて書き込みフレー
ムタイミング信号から書き込みカウンタＷＣＴＲ１２の
一周期分のパルスを発生するとともに、判定回路１６は
入力される読み出しフレームタイミング信号ＦＰ２が前
記仮保持回路１５が出力するパルス範囲内に入っている
か否かを判定している。そして、入っている場合は入力
される読み出しフレームタイミング信号ＦＰ２をそのま
ま読み出しカウンタＲＣＴＲ１３に出力して前記仮保持
回路１４の出力値をロードすることにより、書き込みカ
ウンタＷＣＴＲ１２の書き込みフレームタイミング信号
ＦＰ１位相でのカウンタ値と読み出しカウンタＲＣＴＲ
１３の読み出しフレームタイミング信号ＦＰ２に対する
カウンタ値の関係を常に一定に保つことができる。従っ
て、書き込みフレームタイミング信号ＦＰ１と入力主信
号データＤＡＴＡＩＮの位相関係と、読み出しフレーム
タイミング信号ＦＰ２と出力主信号データＤＡＴＡＯＵ
Ｔの位相関係を常に一定に保つこができる。

【００２８】次に、この動作の詳細を図２に示す波形図
を用いて具体的に説明する。この場合の位相差吸収量の
最大は５クロック分であり、データ信号のフレーム長は
８クロック分で記述している。従って、書き込みカウン
タＷＣＴＲ１２は主信号データと共に入力されるクロッ
クＣＬＫ１で０値から４値のカウントを繰り返すカウン
タであり、この出力カウンタ値を書き込みアドレスとし
てメモリ１１に主信号データＤＡＴＡＩＮを書き込む。
この場合、書き込みフレームタイミング信号ＦＰ１の位
相の主信号データＤ１０をメモリアドレス０番地に書き
込んでいる。

【００２９】また、読み出しカウンタＲＣＴＲ１３も読
み出しクロックＣＬＫ２で０値から４値のカウントを繰
り返すカウンタであり、この出力カウンタ値を読み出し
アドレスとしてメモリからの主信号データＤＡＴＡＯＵ
Ｔの読み出しを行う。この場合、読み出しフレームタイ
ミング信号ＦＰ２の１クロック前の位相で読み出しカウ
ンタＲＣＴＲ１３が０値を出力しているので、読み出し
フレームタイミング信号ＦＰ２の位相でメモリアドレス
０番地に書き込まれていた主信号データＤ１０が読み出
されている。

【００３０】書き込みカウンタＷＣＴＲ１２の書き込み
フレームタイミング信号ＦＰ１位相での０値出力と読み
出しカウンタＲＣＴＲ１３の読み出しフレームタイミン
グ信号ＦＰ２の１クロック前の位相での０値出力を実現
するため、仮保持回路１４にで書き込みフレームタイミ
ング信号ＦＰ１のタイミングで書き込みカウンタＷＣＴ
Ｒ１２の出力カウンタ値の０値を保持しつつ、実際に読
み出しカウンタＲＣＴＲ１３にロードする値にするとき
には固定値「２」を付加して２値を出力している。

【００３１】そして、仮保持回路１５では、書き込みフ
レームタイミング信号ＦＰ１から読み出しフレームタイ
ミング信号ＦＰ２の入力されるべき位相範囲である５ク
ロック分の長さのパルスを作成し、判定回路１６にて実
際に読み出しフレームタイミング信号ＦＰ２が前記仮保
持回路１５で作成したパルス内に入っている場合、読み
出しフレームタイミング信号ＦＰ２をスルーで出力す
る。すると、前記仮保持回路１４で保持出力した２値で
読み出しカウンタＲＣＴＲ１３にロードをかけることが
でき、読み出しカウンタＲＣＴＲ１３の読み出しフレー
ムタイミング信号ＦＰ２の１クロック後の位相で２値が
出力される。

【００３２】次に、本発明の変形例にかかる第２の実施
形態について説明する。図４に示すように、位相調整用
ＲＡＭ１０８，１０９は２箇所に使用されており、この
第２の実施形態では後段の信号処理回路１１０にてブロ
ック１０６，１０８とブロック１０７，１０９で処理し
てきた主信号を多重するため、位相調整用ＲＡＭ１０
８，１０９にて両主信号の位相を合わせる必要がある。
また、信号処理回路１０６，１０７の信号処理時間の差
により、両信号のフレームタイミング信号の位相差も信
号処理回路１０６，１０７にて吸収する構成となってい
る。本発明の位相調整用メモリは、このような集線の際
の複数の主信号データの位相合わせにも利用可能であ
る。

【００３３】このように、書き込みカウンタＷＣＴＲ１
２が主信号データと共に入力されるクロックＣＬＫ１で
自走すると、その出力カウンタ値が書き込みアドレスと
なってメモリ１１に主信号データＤＡＴＡＩＮが書き込
まれる。また、読み出しカウンタＲＣＴＲ１３も読み出
しクロックＣＬＫ２で自走し、その出力カウンタ値をメ
モリ１１からの主信号データＤＡＴＡＯＵＴの読み出し
アドレスとされている。ここにおいて、書き込みフレー
ムタイミング信号ＦＰ１のタイミングで書き込みカウン
タＷＣＴＲ１２の出力カウンタ値は仮保持回路１４に保
持されており、読み出しフレームタイミング信号ＦＰ２
が入力されると仮保持回路１４の出力値が読み出しカウ
ンタＲＣＴＲ１３にロードされる。したがって、書き込
みカウンタＷＣＴＲ１２の書き込みフレームタイミング
信号ＦＰ１位相でのカウンタ値と読み出しカウンタＲＣ
ＴＲ１３の読み出しフレームタイミング信号ＦＰ２に対
するカウンタ値の関係を常に一定に保つことができる。

【００３４】

【発明の効果】以上説明したように本発明は、メモリ容
量の設定を装置構成上の位相差吸収量のみから最適値に
決定できるとともに、フレームタイミング信号の仕様に
メモリ容量から発生する条件項目をなくすことが可能な
位相調整用メモリを提供することができる。また、請求
項２にかかる発明によれば、書き込み側フレームパルス
の入力タイミングから位相調整容量期間以内に読み出し
側フレームパルスが入力されない場合に読み出し不能と
してデータの信頼性を高めることができる。

【００３５】さらに、請求項３にかかる発明によれば、
タイマ手段とマスク手段という極めて簡易な構成で実現
できる。さらに、請求項４にかかる発明によれば、読み
出しデータを所定値に変換することにより、後段の装置
において容易に判断できるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかる位相調整用メモリ
のブロック図である。

【図２】同位相調整用メモリの波形図である。

【図３】同位相調整用メモリが適用される通信装置の部
分ブロック図である。

【図４】同位相調整用メモリが適用される集線装置の部
分ブロック図である。

【符号の説明】

【図５】従来の位相調整用メモリのブロック図である。

【図６】同位相調整用メモリの波形図である。

【符号の説明】

Ａ クロック供給パッケージ Ｂ，Ｃ 主信号処理パッケージ １００ 発信器 １０１，１０２ 発信器 １０３，１０５ 信号処理回路 １０４ 位相調整用メモリ １０６，１０７ 信号処理回路 １０８，１０９ 位相調整用ＲＡＭ １１０ 信号処理回路 １１ メモリＲＡＭ １２ 書き込みカウンタＷＣＴＲ １３ 読み出しカウンタＲＣＴＲ １４ 仮保持回路 １５ 仮保持回路 １６ 判定回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 所定の書き込みアドレスにデータを書き
   込みつつ、所定の読み出しアドレスからデータ読み出し
   するメモリと、 所定の書き込み側初期アドレスからクロック毎にインク
   リメントしながら所定範囲内で巡回的に上記書き込みア
   ドレスを更新する書き込みアドレス制御手段と、 書き込み側フレームパルスの入力時に上記書き込みアド
   レスに対応した値を保持するアドレス保持手段と、 所定の読み出し側初期アドレスからクロック毎にインク
   リメントしながら所定範囲内で巡回的に上記読み出しア
   ドレスを更新しつつ、読み出し側フレームパルスの入力
   時に上記アドレス保持手段に保持された値に対応して上
   記読み出し側初期アドレスを取得する読み出しアドレス
   制御手段とを具備することを特徴とする位相調整用メモ
   リ。
2. 【請求項２】 上記請求項１に記載の位相調整用メモリ
   において、上記書き込み側フレームパルスの入力タイミ
   ングから位相調整容量期間以内に上記読み出し側フレー
   ムパルスが入力されなければ読み出し不能とさせる保護
   手段を具備することを特徴とする位相調整用メモリ。
3. 【請求項３】 上記請求項２に記載の位相調整用メモリ
   において、上記保護手段は、上記書き込み側フレームパ
   ルスの入力タイミングから位相調整容量期間にわたって
   所定の制御信号を出力するタイマ手段と、このタイマ手
   段からの制御信号が出力されている間に限って上記読み
   出し側フレームパルスを上記読み出しアドレス制御手段
   に出力させるマスク手段とを具備することを特徴とする
   位相調整用メモリ。
4. 【請求項４】 上記請求項２に記載の位相調整用メモリ
   において、上記保護手段は、上記書き込み側フレームパ
   ルスの入力タイミングから位相調整容量期間以内に上記
   読み出し側フレームパルスが入力されなければ読み込ま
   れるデータを所定値に変換して読み出し不能とさせるこ
   とを特徴とする位相調整用メモリ。