JPH04156130A - フレームアライナ方式 - Google Patents
フレームアライナ方式Info
- Publication number
- JPH04156130A JPH04156130A JP2281569A JP28156990A JPH04156130A JP H04156130 A JPH04156130 A JP H04156130A JP 2281569 A JP2281569 A JP 2281569A JP 28156990 A JP28156990 A JP 28156990A JP H04156130 A JPH04156130 A JP H04156130A
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- JP
- Japan
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- frame
- frame data
- read
- synchronized
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 102220543081 Leucine-rich repeat-containing protein 45_C25M_mutation Human genes 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101150089174 PTST gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
フレームデータのフレーム同期を合わせるフレームアラ
イナ方式に関し、 複数系統のフレームデータのフレーム同期を合わせるこ
とを目的とし、 第１のフレームデータに対して同期のとれてない第２の
フレームデータのフレームの先頭を指示する第２のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段と、該第１のフレームデータのフレームの先頭を
指示する第１のフレームパルスを供給されてリセットさ
れた後クロックをカウントしてリードアドレスを生成す
るリードアドレス生成手段と、入来する第２のフレーム
データを該ライトアドレス生成手段よりのライトアドレ
スに従って書込まれ、かつ該リードアドレス生成手段よ
りのリードアドレスに従って読出されるメモリ手段とを
有し、該メモリ手段より該第１のフレームデータとフレ
ーム同期がとれた第２のフレームデータを読比し出力す
るよう構成する。
イナ方式に関し、 複数系統のフレームデータのフレーム同期を合わせるこ
とを目的とし、 第１のフレームデータに対して同期のとれてない第２の
フレームデータのフレームの先頭を指示する第２のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段と、該第１のフレームデータのフレームの先頭を
指示する第１のフレームパルスを供給されてリセットさ
れた後クロックをカウントしてリードアドレスを生成す
るリードアドレス生成手段と、入来する第２のフレーム
データを該ライトアドレス生成手段よりのライトアドレ
スに従って書込まれ、かつ該リードアドレス生成手段よ
りのリードアドレスに従って読出されるメモリ手段とを
有し、該メモリ手段より該第１のフレームデータとフレ
ーム同期がとれた第２のフレームデータを読比し出力す
るよう構成する。
本発明はフレームアライナ方式に関し、複数系統のフレ
ームデータのフレーム同期を合わせるフレームアライナ
方式に関する。
ームデータのフレーム同期を合わせるフレームアライナ
方式に関する。
従来より、伝送データを受信して装置内で使用されるフ
ォーマットに変換し、この変換されたフォーマットのフ
レームデータを装置内のフレーム同期信号に同期して出
力するフレームアライナ装置がある。
ォーマットに変換し、この変換されたフォーマットのフ
レームデータを装置内のフレーム同期信号に同期して出
力するフレームアライナ装置がある。
しかるに、複数のフレームアライナ装置夫々で変換して
得た複数系統のフレームデータ間ではフレーム同期かと
れておらず、複数系統のフレームデータを切換選択して
後続のデータ処理回路に供給する場合に不都合を生じる
という問題かあった。
得た複数系統のフレームデータ間ではフレーム同期かと
れておらず、複数系統のフレームデータを切換選択して
後続のデータ処理回路に供給する場合に不都合を生じる
という問題かあった。
本発明は上記の点に鑑みなされたもので、複数系統のフ
レームデータのフレーム同期を合わせるフレームアライ
ナ方式を提供することを目的とする。
レームデータのフレーム同期を合わせるフレームアライ
ナ方式を提供することを目的とする。
第１図は本発明の原理図を示す。
同図中、ライトアドレス生成手段ｌは、第１のフレーム
データに対して同期のとれてない第２のフレームデータ
のフレームの先頭を指示する第２のフレームパルスを端
子４より供給されてリセットされた後クロックをカウン
トしてライトアドレスを生成する。
データに対して同期のとれてない第２のフレームデータ
のフレームの先頭を指示する第２のフレームパルスを端
子４より供給されてリセットされた後クロックをカウン
トしてライトアドレスを生成する。
リードアドレス生成手段２は、第１のフレームデータの
フレームの先頭を指示する第１のフレームパルスを端子
５より供給されてリセットされた後クロックをカウント
してリードアドレスを生成する。
フレームの先頭を指示する第１のフレームパルスを端子
５より供給されてリセットされた後クロックをカウント
してリードアドレスを生成する。
メモリ手段３は、端子６より入来する第２のフレームデ
ータをライトアドレス生成手段１よりのライトアドレス
に従って書込まれ、がっリードアドレス生成手段２より
のリードアドレスに従って読出されて端子７より出力す
る。
ータをライトアドレス生成手段１よりのライトアドレス
に従って書込まれ、がっリードアドレス生成手段２より
のリードアドレスに従って読出されて端子７より出力す
る。
本発明においては、第２のフレームデータを第２のフレ
ームパルスに基づいて生成したライトアドレスでメモリ
手段３に書込み、第１のフレームパルスに基づいて生成
したリードアドレスでメモリ手段３より読出すため、メ
モリ手段３より出力される第２のフレームデータはメモ
リ手段３によって第１．第２のフレームパルス間の位相
差だけ遅延され、第１のフレームデータと同期が合わせ
られる。
ームパルスに基づいて生成したライトアドレスでメモリ
手段３に書込み、第１のフレームパルスに基づいて生成
したリードアドレスでメモリ手段３より読出すため、メ
モリ手段３より出力される第２のフレームデータはメモ
リ手段３によって第１．第２のフレームパルス間の位相
差だけ遅延され、第１のフレームデータと同期が合わせ
られる。
第２図は本発明方式の一実施例のブロック図を示す。
同図中、端子ｌＯに基準のフレームデータか８ビツトパ
ラレル５ＥＴＵＯ〜７に入来し、端子１１に基準のフレ
ームデータのフレームの先頭を指示するフレームパルス
５ＴＦＰが入来する。また端子１２に同期をとられるフ
レームデータか８ビツトパラレル５ＤＡＴＡＯ〜７に入
来し、端子１３に同期をとられるフレームデータのフレ
ームパルス５ＦＰＲが入来する。
ラレル５ＥＴＵＯ〜７に入来し、端子１１に基準のフレ
ームデータのフレームの先頭を指示するフレームパルス
５ＴＦＰが入来する。また端子１２に同期をとられるフ
レームデータか８ビツトパラレル５ＤＡＴＡＯ〜７に入
来し、端子１３に同期をとられるフレームデータのフレ
ームパルス５ＦＰＲが入来する。
第３図（Ａ）に示す基準のフレームデータと同図（Ｂ）
に示す同期をとられるフレームデータとは互いに同期が
とれておらず、基準のフレームデータ■に対して同期を
とられるフレームデータ■は時間Ｔ１だけ遅れている。
に示す同期をとられるフレームデータとは互いに同期が
とれておらず、基準のフレームデータ■に対して同期を
とられるフレームデータ■は時間Ｔ１だけ遅れている。
なお、ＳＯＨ，ＰＯＨ夫々はヘッダ一部、Ｖｌ−Ｖ５は
データ部内の制御ビットを示す。
データ部内の制御ビットを示す。
ハードアドレスカウンタ部１５はフレームパルス５ＴＦ
Ｐの入来によりリセットされた後端子ｌ６よりの２５Ｍ
ＨｚのクロックＣ２５Ｍをカウントしてリードアドレス
を生成すると共に、２種類のアウトプットイネーブル信
号と２種類のり一トイネーブル信号とを生成し、またク
ロックＣ２５Ｍより６．１２５ＭＨ２の読出しタロツク
を生成する。
Ｐの入来によりリセットされた後端子ｌ６よりの２５Ｍ
ＨｚのクロックＣ２５Ｍをカウントしてリードアドレス
を生成すると共に、２種類のアウトプットイネーブル信
号と２種類のり一トイネーブル信号とを生成し、またク
ロックＣ２５Ｍより６．１２５ＭＨ２の読出しタロツク
を生成する。
セレクタ１７．１８夫々はリードアドレスカウンタ部１
５よりの夫々２種類のアウトプットイネーブル信号、リ
ードイネーブル信号のうちの一方を端子１９よりの制御
信号Ｒ３ＥＬに従って選択してＲＡＭ２０に供給する。
５よりの夫々２種類のアウトプットイネーブル信号、リ
ードイネーブル信号のうちの一方を端子１９よりの制御
信号Ｒ３ＥＬに従って選択してＲＡＭ２０に供給する。
これは２種類のＲＡＭのうちいずれをＲＡＭ２０として
用いるかによって上記イネーブル信号を選択する必要か
あるからである。
用いるかによって上記イネーブル信号を選択する必要か
あるからである。
位相同期部２２は端子１２よりのフレームデータをリー
ドアドレスカウンタ部１５よりの周波数６．１２５ＭＨ
ｚで位相が１８０度異ζ６２種類の読出しクロック夫々
に同期させてもセレクタ２３に供給する。セレクタ２３
はスタートパルス発生部２４よりの制御信号に従ってい
ずれか一方のフレームデータを取出してパリティ付加部
２５に供給する。
ドアドレスカウンタ部１５よりの周波数６．１２５ＭＨ
ｚで位相が１８０度異ζ６２種類の読出しクロック夫々
に同期させてもセレクタ２３に供給する。セレクタ２３
はスタートパルス発生部２４よりの制御信号に従ってい
ずれか一方のフレームデータを取出してパリティ付加部
２５に供給する。
パリティ付加部２５は端子２６よりの外部制御信号ＰＴ
ＳＴ３に従って、８ビツトのデータに対して１ビツトの
奇数パリティ又は偶数パリティを生成付加してＲＡＭ２
０に供給する。
ＳＴ３に従って、８ビツトのデータに対して１ビツトの
奇数パリティ又は偶数パリティを生成付加してＲＡＭ２
０に供給する。
スタートパルス発生部２４はフレームパルス５ＦＰＲを
端子２８よりの第４図（Ａ）に示す２５ＭＨｚのクロッ
クＣ２５Ｍでシフトして第４図（Ｃ）〜（Ｆ）に示す４
種類のロードパルスを生成してセレクタ２９に供給する
と共に、リードアドレスカウンタ１５よりの第４図（Ｂ
）に示す如！６．１２５Ｍ）ｔｚの読出しクロックとフ
レームパルス５ＦＰＲとの位相差に応じた制御信号を生
成してセレクタ２３．２９夫々に供給する。
端子２８よりの第４図（Ａ）に示す２５ＭＨｚのクロッ
クＣ２５Ｍでシフトして第４図（Ｃ）〜（Ｆ）に示す４
種類のロードパルスを生成してセレクタ２９に供給する
と共に、リードアドレスカウンタ１５よりの第４図（Ｂ
）に示す如！６．１２５Ｍ）ｔｚの読出しクロックとフ
レームパルス５ＦＰＲとの位相差に応じた制御信号を生
成してセレクタ２３．２９夫々に供給する。
セレクタ２９は上記制御信号に従って４種類のロードパ
ルスのうちフレームパルス５ＦＰＲからクロックＣ２５
Ｍの２周期分又は４周期分だけ遅れた１種類のロードパ
ルスを取出してライトアドレスカウンタ部３Ｑに供給す
る。セレクタ２３でもセレクタ２９で取出すロードパル
スと位相ずれのない方のフレームデータを取出す。
ルスのうちフレームパルス５ＦＰＲからクロックＣ２５
Ｍの２周期分又は４周期分だけ遅れた１種類のロードパ
ルスを取出してライトアドレスカウンタ部３Ｑに供給す
る。セレクタ２３でもセレクタ２９で取出すロードパル
スと位相ずれのない方のフレームデータを取出す。
ライトアドレスカウンタ部３ｏはセレクタ２９より供給
されるロードパルスによりリセットされた後端子２８よ
りの２５ＭＨｚのクロックＣ２５Ｍをカウントしてライ
トアドレスを生成してセレクタ３１に供給する。
されるロードパルスによりリセットされた後端子２８よ
りの２５ＭＨｚのクロックＣ２５Ｍをカウントしてライ
トアドレスを生成してセレクタ３１に供給する。
セレクタ３１はリードアドレスカウンタ部１５よりのリ
ードアドレスと上記ライトアドレスとをライトイネーブ
ル信号に応じてライト時にライトアドレスを出力すよう
切換え選択し、このアドレスをＲＡＭ２０に供給する。
ードアドレスと上記ライトアドレスとをライトイネーブ
ル信号に応じてライト時にライトアドレスを出力すよう
切換え選択し、このアドレスをＲＡＭ２０に供給する。
これによって、パリティピットが付加された同期をとら
れるフレームデータ５ＤＡＴＡＯ〜７が同期をとられる
フレームパルス５ＦＰＲに同期して生成されたライトア
ドレスに従ってＲＡＭ２０に書込まれ、基準のフレーム
パルス５ＴＦＰに同期して生成されたリードアドレスに
従ってＲＡＭ２０から読出される。
れるフレームデータ５ＤＡＴＡＯ〜７が同期をとられる
フレームパルス５ＦＰＲに同期して生成されたライトア
ドレスに従ってＲＡＭ２０に書込まれ、基準のフレーム
パルス５ＴＦＰに同期して生成されたリードアドレスに
従ってＲＡＭ２０から読出される。
これによって第３図（Ｂ）の同期をとられるフレームデ
ータ■は時間Ｔ、だけ遅延されて、同図（Ａ）の基準の
フレームデータ■の先頭と同期してＲＡＭ２０から読出
される。
ータ■は時間Ｔ、だけ遅延されて、同図（Ａ）の基準の
フレームデータ■の先頭と同期してＲＡＭ２０から読出
される。
ＲＡＭ２０から読出されたデータはラッチ部３３でアウ
トプットイネーブル信号によりラッチされて位相同期部
３４に供給され、ここてリートアドレスカウンタ部１５
の出力する読出しクロックに同期がとらえた後、パリテ
ィチエツク部３５て端子３６より外部制御信号ＰＴＳＴ
４に従って奇数パリティ又は偶数パリティのチエツクを
行なわれ、かつパリティビットを削除されてセレクタ３
７に供給される。
トプットイネーブル信号によりラッチされて位相同期部
３４に供給され、ここてリートアドレスカウンタ部１５
の出力する読出しクロックに同期がとらえた後、パリテ
ィチエツク部３５て端子３６より外部制御信号ＰＴＳＴ
４に従って奇数パリティ又は偶数パリティのチエツクを
行なわれ、かつパリティビットを削除されてセレクタ３
７に供給される。
また、位相同期部３４は端子ＩＯよりの基準のフレーム
データ５ＥＴＵＯ〜７を読出しタロツクに同期させてセ
レクタ３７に供給し、端子３８によりのセレクト信号Ｓ
ＥＬを読出しクロックに同期させてセレクタ３７の制御
端子に供給しており、セレクタ３７はセレクト信号ＳＥ
Ｌに応じて基準のフレームデータ５ＥＴＵＯ〜７又は同
期がとられた後の同期をとられるフレームデータＳ Ｄ
ＡＴＡＯ〜７のいずれかを取出し端子４０から出力する
。
データ５ＥＴＵＯ〜７を読出しタロツクに同期させてセ
レクタ３７に供給し、端子３８によりのセレクト信号Ｓ
ＥＬを読出しクロックに同期させてセレクタ３７の制御
端子に供給しており、セレクタ３７はセレクト信号ＳＥ
Ｌに応じて基準のフレームデータ５ＥＴＵＯ〜７又は同
期がとられた後の同期をとられるフレームデータＳ Ｄ
ＡＴＡＯ〜７のいずれかを取出し端子４０から出力する
。
このように、同期をとられるフレームデータを同期をと
られるフレームパルス５ＦＰＲに基づいて生成したライ
トアドレスでＲＡＭ２０に書込み、基準のフレームパル
ス５ＴＦＰに基づいて生成したリードアドレスでＲＡＭ
２０より読出すため、ＲＡＭ２０より出力される同期を
とられるフレームデータはＲＡＭ２０によって基準及び
同期をとられるフレームパルス間の位相差だけ遅延され
、基準のフレームデータと同期か合わせられる。
られるフレームパルス５ＦＰＲに基づいて生成したライ
トアドレスでＲＡＭ２０に書込み、基準のフレームパル
ス５ＴＦＰに基づいて生成したリードアドレスでＲＡＭ
２０より読出すため、ＲＡＭ２０より出力される同期を
とられるフレームデータはＲＡＭ２０によって基準及び
同期をとられるフレームパルス間の位相差だけ遅延され
、基準のフレームデータと同期か合わせられる。
上述の如く、本発明のフレームアライナ方式によれば、
複数系統のフレームデータのフレーム同期を合わせるこ
とができ、実用上きわめて有用である。
複数系統のフレームデータのフレーム同期を合わせるこ
とができ、実用上きわめて有用である。
第１図は本発明の原理図、
第２図は本発方式のブロック図、
第３図は本発明方式の同期合わせを説明するための図、
第４図はスタートノくルス発生部の信号タイミングチャ
ートである。 図において、 １はライトアドレス生成手段、 ２はリードアドレス生成手段、 ３はメモリ手段、 １５はリードアクセスカウンタ部、 ２０はＲＡＭ、 ２２．３４は位相ノくルス発生部、 ２４はスタートパルス発生部、 ３０はライトアドレスカウンタ部 を示す。 本発明の原理図 第１図 スタートパルス発生部の信号タイミングチャート第４図
ートである。 図において、 １はライトアドレス生成手段、 ２はリードアドレス生成手段、 ３はメモリ手段、 １５はリードアクセスカウンタ部、 ２０はＲＡＭ、 ２２．３４は位相ノくルス発生部、 ２４はスタートパルス発生部、 ３０はライトアドレスカウンタ部 を示す。 本発明の原理図 第１図 スタートパルス発生部の信号タイミングチャート第４図
Claims (1)
- 【特許請求の範囲】 第１のフレームデータに対して同期のとれてない第２の
フレームデータのフレームの先頭を指示する第２のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段（１）と、該第１のフレームデータのフレームの
先頭を指示する第１のフレームパルスを供給されてリセ
ットされた後クロックをカウントしてリードアドレスを
生成するリードアドレス生成手段（２）と、入来する第
２のフレームデータを該ライトアドレス生成手段（１）
よりのライトアドレスに従って書込まれ、かつ該リード
アドレス生成手段（２）よりのリードアドレスに従って
読出されるメモリ手段（３）とを有し、 該メモリ手段（３）より該第１のフレームデータとフレ
ーム同期がとれた第２のフレームデータを読出し出力す
ることを特徴とするフレームアライナ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281569A JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281569A JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04156130A true JPH04156130A (ja) | 1992-05-28 |
Family
ID=17641013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2281569A Pending JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04156130A (ja) |
-
1990
- 1990-10-19 JP JP2281569A patent/JPH04156130A/ja active Pending
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