JPH04156130A - フレームアライナ方式 - Google Patents
フレームアライナ方式Info
- Publication number
- JPH04156130A JPH04156130A JP2281569A JP28156990A JPH04156130A JP H04156130 A JPH04156130 A JP H04156130A JP 2281569 A JP2281569 A JP 2281569A JP 28156990 A JP28156990 A JP 28156990A JP H04156130 A JPH04156130 A JP H04156130A
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- Japan
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- frame
- frame data
- read
- synchronized
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 102220543081 Leucine-rich repeat-containing protein 45_C25M_mutation Human genes 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101150089174 PTST gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
フレームデータのフレーム同期を合わせるフレームアラ
イナ方式に関し、 複数系統のフレームデータのフレーム同期を合わせるこ
とを目的とし、 第1のフレームデータに対して同期のとれてない第2の
フレームデータのフレームの先頭を指示する第2のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段と、該第1のフレームデータのフレームの先頭を
指示する第1のフレームパルスを供給されてリセットさ
れた後クロックをカウントしてリードアドレスを生成す
るリードアドレス生成手段と、入来する第2のフレーム
データを該ライトアドレス生成手段よりのライトアドレ
スに従って書込まれ、かつ該リードアドレス生成手段よ
りのリードアドレスに従って読出されるメモリ手段とを
有し、該メモリ手段より該第1のフレームデータとフレ
ーム同期がとれた第2のフレームデータを読比し出力す
るよう構成する。
イナ方式に関し、 複数系統のフレームデータのフレーム同期を合わせるこ
とを目的とし、 第1のフレームデータに対して同期のとれてない第2の
フレームデータのフレームの先頭を指示する第2のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段と、該第1のフレームデータのフレームの先頭を
指示する第1のフレームパルスを供給されてリセットさ
れた後クロックをカウントしてリードアドレスを生成す
るリードアドレス生成手段と、入来する第2のフレーム
データを該ライトアドレス生成手段よりのライトアドレ
スに従って書込まれ、かつ該リードアドレス生成手段よ
りのリードアドレスに従って読出されるメモリ手段とを
有し、該メモリ手段より該第1のフレームデータとフレ
ーム同期がとれた第2のフレームデータを読比し出力す
るよう構成する。
本発明はフレームアライナ方式に関し、複数系統のフレ
ームデータのフレーム同期を合わせるフレームアライナ
方式に関する。
ームデータのフレーム同期を合わせるフレームアライナ
方式に関する。
従来より、伝送データを受信して装置内で使用されるフ
ォーマットに変換し、この変換されたフォーマットのフ
レームデータを装置内のフレーム同期信号に同期して出
力するフレームアライナ装置がある。
ォーマットに変換し、この変換されたフォーマットのフ
レームデータを装置内のフレーム同期信号に同期して出
力するフレームアライナ装置がある。
しかるに、複数のフレームアライナ装置夫々で変換して
得た複数系統のフレームデータ間ではフレーム同期かと
れておらず、複数系統のフレームデータを切換選択して
後続のデータ処理回路に供給する場合に不都合を生じる
という問題かあった。
得た複数系統のフレームデータ間ではフレーム同期かと
れておらず、複数系統のフレームデータを切換選択して
後続のデータ処理回路に供給する場合に不都合を生じる
という問題かあった。
本発明は上記の点に鑑みなされたもので、複数系統のフ
レームデータのフレーム同期を合わせるフレームアライ
ナ方式を提供することを目的とする。
レームデータのフレーム同期を合わせるフレームアライ
ナ方式を提供することを目的とする。
第1図は本発明の原理図を示す。
同図中、ライトアドレス生成手段lは、第1のフレーム
データに対して同期のとれてない第2のフレームデータ
のフレームの先頭を指示する第2のフレームパルスを端
子4より供給されてリセットされた後クロックをカウン
トしてライトアドレスを生成する。
データに対して同期のとれてない第2のフレームデータ
のフレームの先頭を指示する第2のフレームパルスを端
子4より供給されてリセットされた後クロックをカウン
トしてライトアドレスを生成する。
リードアドレス生成手段2は、第1のフレームデータの
フレームの先頭を指示する第1のフレームパルスを端子
5より供給されてリセットされた後クロックをカウント
してリードアドレスを生成する。
フレームの先頭を指示する第1のフレームパルスを端子
5より供給されてリセットされた後クロックをカウント
してリードアドレスを生成する。
メモリ手段3は、端子6より入来する第2のフレームデ
ータをライトアドレス生成手段1よりのライトアドレス
に従って書込まれ、がっリードアドレス生成手段2より
のリードアドレスに従って読出されて端子7より出力す
る。
ータをライトアドレス生成手段1よりのライトアドレス
に従って書込まれ、がっリードアドレス生成手段2より
のリードアドレスに従って読出されて端子7より出力す
る。
本発明においては、第2のフレームデータを第2のフレ
ームパルスに基づいて生成したライトアドレスでメモリ
手段3に書込み、第1のフレームパルスに基づいて生成
したリードアドレスでメモリ手段3より読出すため、メ
モリ手段3より出力される第2のフレームデータはメモ
リ手段3によって第1.第2のフレームパルス間の位相
差だけ遅延され、第1のフレームデータと同期が合わせ
られる。
ームパルスに基づいて生成したライトアドレスでメモリ
手段3に書込み、第1のフレームパルスに基づいて生成
したリードアドレスでメモリ手段3より読出すため、メ
モリ手段3より出力される第2のフレームデータはメモ
リ手段3によって第1.第2のフレームパルス間の位相
差だけ遅延され、第1のフレームデータと同期が合わせ
られる。
第2図は本発明方式の一実施例のブロック図を示す。
同図中、端子lOに基準のフレームデータか8ビツトパ
ラレル5ETUO〜7に入来し、端子11に基準のフレ
ームデータのフレームの先頭を指示するフレームパルス
5TFPが入来する。また端子12に同期をとられるフ
レームデータか8ビツトパラレル5DATAO〜7に入
来し、端子13に同期をとられるフレームデータのフレ
ームパルス5FPRが入来する。
ラレル5ETUO〜7に入来し、端子11に基準のフレ
ームデータのフレームの先頭を指示するフレームパルス
5TFPが入来する。また端子12に同期をとられるフ
レームデータか8ビツトパラレル5DATAO〜7に入
来し、端子13に同期をとられるフレームデータのフレ
ームパルス5FPRが入来する。
第3図(A)に示す基準のフレームデータと同図(B)
に示す同期をとられるフレームデータとは互いに同期が
とれておらず、基準のフレームデータ■に対して同期を
とられるフレームデータ■は時間T1だけ遅れている。
に示す同期をとられるフレームデータとは互いに同期が
とれておらず、基準のフレームデータ■に対して同期を
とられるフレームデータ■は時間T1だけ遅れている。
なお、SOH,POH夫々はヘッダ一部、Vl−V5は
データ部内の制御ビットを示す。
データ部内の制御ビットを示す。
ハードアドレスカウンタ部15はフレームパルス5TF
Pの入来によりリセットされた後端子l6よりの25M
HzのクロックC25Mをカウントしてリードアドレス
を生成すると共に、2種類のアウトプットイネーブル信
号と2種類のり一トイネーブル信号とを生成し、またク
ロックC25Mより6.125MH2の読出しタロツク
を生成する。
Pの入来によりリセットされた後端子l6よりの25M
HzのクロックC25Mをカウントしてリードアドレス
を生成すると共に、2種類のアウトプットイネーブル信
号と2種類のり一トイネーブル信号とを生成し、またク
ロックC25Mより6.125MH2の読出しタロツク
を生成する。
セレクタ17.18夫々はリードアドレスカウンタ部1
5よりの夫々2種類のアウトプットイネーブル信号、リ
ードイネーブル信号のうちの一方を端子19よりの制御
信号R3ELに従って選択してRAM20に供給する。
5よりの夫々2種類のアウトプットイネーブル信号、リ
ードイネーブル信号のうちの一方を端子19よりの制御
信号R3ELに従って選択してRAM20に供給する。
これは2種類のRAMのうちいずれをRAM20として
用いるかによって上記イネーブル信号を選択する必要か
あるからである。
用いるかによって上記イネーブル信号を選択する必要か
あるからである。
位相同期部22は端子12よりのフレームデータをリー
ドアドレスカウンタ部15よりの周波数6.125MH
zで位相が180度異ζ62種類の読出しクロック夫々
に同期させてもセレクタ23に供給する。セレクタ23
はスタートパルス発生部24よりの制御信号に従ってい
ずれか一方のフレームデータを取出してパリティ付加部
25に供給する。
ドアドレスカウンタ部15よりの周波数6.125MH
zで位相が180度異ζ62種類の読出しクロック夫々
に同期させてもセレクタ23に供給する。セレクタ23
はスタートパルス発生部24よりの制御信号に従ってい
ずれか一方のフレームデータを取出してパリティ付加部
25に供給する。
パリティ付加部25は端子26よりの外部制御信号PT
ST3に従って、8ビツトのデータに対して1ビツトの
奇数パリティ又は偶数パリティを生成付加してRAM2
0に供給する。
ST3に従って、8ビツトのデータに対して1ビツトの
奇数パリティ又は偶数パリティを生成付加してRAM2
0に供給する。
スタートパルス発生部24はフレームパルス5FPRを
端子28よりの第4図(A)に示す25MHzのクロッ
クC25Mでシフトして第4図(C)〜(F)に示す4
種類のロードパルスを生成してセレクタ29に供給する
と共に、リードアドレスカウンタ15よりの第4図(B
)に示す如!6.125M)tzの読出しクロックとフ
レームパルス5FPRとの位相差に応じた制御信号を生
成してセレクタ23.29夫々に供給する。
端子28よりの第4図(A)に示す25MHzのクロッ
クC25Mでシフトして第4図(C)〜(F)に示す4
種類のロードパルスを生成してセレクタ29に供給する
と共に、リードアドレスカウンタ15よりの第4図(B
)に示す如!6.125M)tzの読出しクロックとフ
レームパルス5FPRとの位相差に応じた制御信号を生
成してセレクタ23.29夫々に供給する。
セレクタ29は上記制御信号に従って4種類のロードパ
ルスのうちフレームパルス5FPRからクロックC25
Mの2周期分又は4周期分だけ遅れた1種類のロードパ
ルスを取出してライトアドレスカウンタ部3Qに供給す
る。セレクタ23でもセレクタ29で取出すロードパル
スと位相ずれのない方のフレームデータを取出す。
ルスのうちフレームパルス5FPRからクロックC25
Mの2周期分又は4周期分だけ遅れた1種類のロードパ
ルスを取出してライトアドレスカウンタ部3Qに供給す
る。セレクタ23でもセレクタ29で取出すロードパル
スと位相ずれのない方のフレームデータを取出す。
ライトアドレスカウンタ部3oはセレクタ29より供給
されるロードパルスによりリセットされた後端子28よ
りの25MHzのクロックC25Mをカウントしてライ
トアドレスを生成してセレクタ31に供給する。
されるロードパルスによりリセットされた後端子28よ
りの25MHzのクロックC25Mをカウントしてライ
トアドレスを生成してセレクタ31に供給する。
セレクタ31はリードアドレスカウンタ部15よりのリ
ードアドレスと上記ライトアドレスとをライトイネーブ
ル信号に応じてライト時にライトアドレスを出力すよう
切換え選択し、このアドレスをRAM20に供給する。
ードアドレスと上記ライトアドレスとをライトイネーブ
ル信号に応じてライト時にライトアドレスを出力すよう
切換え選択し、このアドレスをRAM20に供給する。
これによって、パリティピットが付加された同期をとら
れるフレームデータ5DATAO〜7が同期をとられる
フレームパルス5FPRに同期して生成されたライトア
ドレスに従ってRAM20に書込まれ、基準のフレーム
パルス5TFPに同期して生成されたリードアドレスに
従ってRAM20から読出される。
れるフレームデータ5DATAO〜7が同期をとられる
フレームパルス5FPRに同期して生成されたライトア
ドレスに従ってRAM20に書込まれ、基準のフレーム
パルス5TFPに同期して生成されたリードアドレスに
従ってRAM20から読出される。
これによって第3図(B)の同期をとられるフレームデ
ータ■は時間T、だけ遅延されて、同図(A)の基準の
フレームデータ■の先頭と同期してRAM20から読出
される。
ータ■は時間T、だけ遅延されて、同図(A)の基準の
フレームデータ■の先頭と同期してRAM20から読出
される。
RAM20から読出されたデータはラッチ部33でアウ
トプットイネーブル信号によりラッチされて位相同期部
34に供給され、ここてリートアドレスカウンタ部15
の出力する読出しクロックに同期がとらえた後、パリテ
ィチエツク部35て端子36より外部制御信号PTST
4に従って奇数パリティ又は偶数パリティのチエツクを
行なわれ、かつパリティビットを削除されてセレクタ3
7に供給される。
トプットイネーブル信号によりラッチされて位相同期部
34に供給され、ここてリートアドレスカウンタ部15
の出力する読出しクロックに同期がとらえた後、パリテ
ィチエツク部35て端子36より外部制御信号PTST
4に従って奇数パリティ又は偶数パリティのチエツクを
行なわれ、かつパリティビットを削除されてセレクタ3
7に供給される。
また、位相同期部34は端子IOよりの基準のフレーム
データ5ETUO〜7を読出しタロツクに同期させてセ
レクタ37に供給し、端子38によりのセレクト信号S
ELを読出しクロックに同期させてセレクタ37の制御
端子に供給しており、セレクタ37はセレクト信号SE
Lに応じて基準のフレームデータ5ETUO〜7又は同
期がとられた後の同期をとられるフレームデータS D
ATAO〜7のいずれかを取出し端子40から出力する
。
データ5ETUO〜7を読出しタロツクに同期させてセ
レクタ37に供給し、端子38によりのセレクト信号S
ELを読出しクロックに同期させてセレクタ37の制御
端子に供給しており、セレクタ37はセレクト信号SE
Lに応じて基準のフレームデータ5ETUO〜7又は同
期がとられた後の同期をとられるフレームデータS D
ATAO〜7のいずれかを取出し端子40から出力する
。
このように、同期をとられるフレームデータを同期をと
られるフレームパルス5FPRに基づいて生成したライ
トアドレスでRAM20に書込み、基準のフレームパル
ス5TFPに基づいて生成したリードアドレスでRAM
20より読出すため、RAM20より出力される同期を
とられるフレームデータはRAM20によって基準及び
同期をとられるフレームパルス間の位相差だけ遅延され
、基準のフレームデータと同期か合わせられる。
られるフレームパルス5FPRに基づいて生成したライ
トアドレスでRAM20に書込み、基準のフレームパル
ス5TFPに基づいて生成したリードアドレスでRAM
20より読出すため、RAM20より出力される同期を
とられるフレームデータはRAM20によって基準及び
同期をとられるフレームパルス間の位相差だけ遅延され
、基準のフレームデータと同期か合わせられる。
上述の如く、本発明のフレームアライナ方式によれば、
複数系統のフレームデータのフレーム同期を合わせるこ
とができ、実用上きわめて有用である。
複数系統のフレームデータのフレーム同期を合わせるこ
とができ、実用上きわめて有用である。
第1図は本発明の原理図、
第2図は本発方式のブロック図、
第3図は本発明方式の同期合わせを説明するための図、
第4図はスタートノくルス発生部の信号タイミングチャ
ートである。 図において、 1はライトアドレス生成手段、 2はリードアドレス生成手段、 3はメモリ手段、 15はリードアクセスカウンタ部、 20はRAM、 22.34は位相ノくルス発生部、 24はスタートパルス発生部、 30はライトアドレスカウンタ部 を示す。 本発明の原理図 第1図 スタートパルス発生部の信号タイミングチャート第4図
ートである。 図において、 1はライトアドレス生成手段、 2はリードアドレス生成手段、 3はメモリ手段、 15はリードアクセスカウンタ部、 20はRAM、 22.34は位相ノくルス発生部、 24はスタートパルス発生部、 30はライトアドレスカウンタ部 を示す。 本発明の原理図 第1図 スタートパルス発生部の信号タイミングチャート第4図
Claims (1)
- 【特許請求の範囲】 第1のフレームデータに対して同期のとれてない第2の
フレームデータのフレームの先頭を指示する第2のフレ
ームパルスを供給されてリセットされた後クロックをカ
ウントしてライトアドレスを生成するライトアドレス生
成手段(1)と、該第1のフレームデータのフレームの
先頭を指示する第1のフレームパルスを供給されてリセ
ットされた後クロックをカウントしてリードアドレスを
生成するリードアドレス生成手段(2)と、入来する第
2のフレームデータを該ライトアドレス生成手段(1)
よりのライトアドレスに従って書込まれ、かつ該リード
アドレス生成手段(2)よりのリードアドレスに従って
読出されるメモリ手段(3)とを有し、 該メモリ手段(3)より該第1のフレームデータとフレ
ーム同期がとれた第2のフレームデータを読出し出力す
ることを特徴とするフレームアライナ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2281569A JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2281569A JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04156130A true JPH04156130A (ja) | 1992-05-28 |
Family
ID=17641013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2281569A Pending JPH04156130A (ja) | 1990-10-19 | 1990-10-19 | フレームアライナ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04156130A (ja) |
-
1990
- 1990-10-19 JP JP2281569A patent/JPH04156130A/ja active Pending
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