JP3185298B2 - 論理処理回路 - Google Patents
論理処理回路Info
- Publication number
- JP3185298B2 JP3185298B2 JP34336591A JP34336591A JP3185298B2 JP 3185298 B2 JP3185298 B2 JP 3185298B2 JP 34336591 A JP34336591 A JP 34336591A JP 34336591 A JP34336591 A JP 34336591A JP 3185298 B2 JP3185298 B2 JP 3185298B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame
- bits
- previous
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、フレーム同期処理のよ
うに同様な信号処理を基準フレーム内で独立に複数回行
う信号処理回路に関する。本発明は、特にマルチフレー
ム同期回路に利用する。
うに同様な信号処理を基準フレーム内で独立に複数回行
う信号処理回路に関する。本発明は、特にマルチフレー
ム同期回路に利用する。
【０００２】
【従来の技術】従来の論理回路の一実施例として、ここ
ではデータ信号ＳＤに３つのそれぞれ異なる構成のマル
チフレームビットｍ１、ｍ２、ｍ３が多重されているデ
ータ信号で、それぞれのマルチフレームＭ１（２０Ｍ
Ｆ）、Ｍ２（２４ＭＦ）、Ｍ３（１２ＭＦ）の同期をと
る回路について説明する。従来のマルチフレーム同期回
路を図４に、そのフレームフォーマットを図５に示す。
データ信号ＳＤ中のマルチフレームビットｍ１を入力回
路１−１に、マルチフレームビットｍ２を入力回路１−
２に、マルチフレームビットｍ３を入力回路１−３に、
基準信号ＳＲによって制御回路６で発生する制御信号Ｓ
Ｃ１−１、ＳＣ１−２、ＳＣ１−３に従って取り込む。
さらにマルチフレームビットｍ１、ｍ２、ｍ３を比較回
路３−１、３−２、３−３に出力する。比較回路３−
１、３−２、３−３では制御信号ＳＣ３−１、ＳＣ３−
２、ＳＣ３−３に従ってマルチフレームパターンを比較
し、結果を保護判定回路５−１、５−２、５−３に出力
する。保護判定回路５−１、５−２、５−３では制御信
号ＳＣ３−１、ＳＣ３−２、ＳＣ３−３に従って比較回
路３−１、３−２、３−３から出力された結果と演算し
て同期情報ＳＹ１、ＳＹ２、ＳＹ３を出力する。以上が
マルチフレームＭ１、Ｍ２、Ｍ３の１フレーム内の処理
であり、各フレームが上述の処理を行うことでマルチフ
レームＭ１、Ｍ２、Ｍ３の同期をとることができる。
ではデータ信号ＳＤに３つのそれぞれ異なる構成のマル
チフレームビットｍ１、ｍ２、ｍ３が多重されているデ
ータ信号で、それぞれのマルチフレームＭ１（２０Ｍ
Ｆ）、Ｍ２（２４ＭＦ）、Ｍ３（１２ＭＦ）の同期をと
る回路について説明する。従来のマルチフレーム同期回
路を図４に、そのフレームフォーマットを図５に示す。
データ信号ＳＤ中のマルチフレームビットｍ１を入力回
路１−１に、マルチフレームビットｍ２を入力回路１−
２に、マルチフレームビットｍ３を入力回路１−３に、
基準信号ＳＲによって制御回路６で発生する制御信号Ｓ
Ｃ１−１、ＳＣ１−２、ＳＣ１−３に従って取り込む。
さらにマルチフレームビットｍ１、ｍ２、ｍ３を比較回
路３−１、３−２、３−３に出力する。比較回路３−
１、３−２、３−３では制御信号ＳＣ３−１、ＳＣ３−
２、ＳＣ３−３に従ってマルチフレームパターンを比較
し、結果を保護判定回路５−１、５−２、５−３に出力
する。保護判定回路５−１、５−２、５−３では制御信
号ＳＣ３−１、ＳＣ３−２、ＳＣ３−３に従って比較回
路３−１、３−２、３−３から出力された結果と演算し
て同期情報ＳＹ１、ＳＹ２、ＳＹ３を出力する。以上が
マルチフレームＭ１、Ｍ２、Ｍ３の１フレーム内の処理
であり、各フレームが上述の処理を行うことでマルチフ
レームＭ１、Ｍ２、Ｍ３の同期をとることができる。
【０００３】
【発明が解決しようとする課題】このような従来例回路
では、一つのマルチフレームに対してそれぞれ一つの入
力回路、比較回路、保護判定回路が必要であるので、マ
ルチフレームが複数個になると回路規模が増大する。さ
らに、マルチフレームや保護条件を変更する場合に、回
路を変更しなければならず、特にＬＳＩ化されている場
合などは不可能である。本発明は、マルチフレームが増
えても回路規模の増大を避け、さらに、マルチフレーム
や保護条件の変更に対して柔軟に対応できるマルチフレ
ーム同期回路で代表された論理処理回路を提供すること
を目的とする。
では、一つのマルチフレームに対してそれぞれ一つの入
力回路、比較回路、保護判定回路が必要であるので、マ
ルチフレームが複数個になると回路規模が増大する。さ
らに、マルチフレームや保護条件を変更する場合に、回
路を変更しなければならず、特にＬＳＩ化されている場
合などは不可能である。本発明は、マルチフレームが増
えても回路規模の増大を避け、さらに、マルチフレーム
や保護条件の変更に対して柔軟に対応できるマルチフレ
ーム同期回路で代表された論理処理回路を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明は、マルチフレー
ム構成の入力データ信号のうちのマルチフレームビット
を取り込む入力回路と、この入力回路で取り込まれたマ
ルチフレームビットに対して論理演算を行う論理回路部
とを備えた論理処理回路において、前記入力データ信号
は異なる構成のマルチフレームビットが多重されたマル
チフレーム構成であり、前記論理回路部の情報を一時的
に記憶する記憶回路と、前記論理回路部に初期条件の設
定値をマルチフレームビットが異なる構成のマルチフレ
ームに対する論理演算の前に設定する設定回路と、前記
論理回路部の前記初期条件を設定する動作、前記論理回
路部の以前の論理演算処理状態を前記記憶回路から読み
出して前記論理回路部に再設定する動作および新たに入
力されたデータのマルチフレームビットに対する論理演
算処理動作を行った結果を前記論理回路部の新しい状態
として前記記憶回路に記憶させる動作からなる一連の動
作を各動作毎に時分割で行う制御回路とを備えたことを
特徴とする。
ム構成の入力データ信号のうちのマルチフレームビット
を取り込む入力回路と、この入力回路で取り込まれたマ
ルチフレームビットに対して論理演算を行う論理回路部
とを備えた論理処理回路において、前記入力データ信号
は異なる構成のマルチフレームビットが多重されたマル
チフレーム構成であり、前記論理回路部の情報を一時的
に記憶する記憶回路と、前記論理回路部に初期条件の設
定値をマルチフレームビットが異なる構成のマルチフレ
ームに対する論理演算の前に設定する設定回路と、前記
論理回路部の前記初期条件を設定する動作、前記論理回
路部の以前の論理演算処理状態を前記記憶回路から読み
出して前記論理回路部に再設定する動作および新たに入
力されたデータのマルチフレームビットに対する論理演
算処理動作を行った結果を前記論理回路部の新しい状態
として前記記憶回路に記憶させる動作からなる一連の動
作を各動作毎に時分割で行う制御回路とを備えたことを
特徴とする。
【０００５】なお、本発明は、マルチフレーム同期回路
に係り、入力データ信号中のマルチフレームビットを取
り込み、同期判定処理を行って同期情報を出力するマル
チフレーム同期回路において、前記入力データ信号は異
なる構成のマルチフレームビットが多重されたマルチフ
レーム構成であり、入力データ信号中のマルチフレーム
ビットを取り込む入力回路と、マルチフレームビットお
よび保護判定結果を一時記憶する記憶回路と、比較判定
するためのマルチフレーム同期パターンおよびその保護
判定条件を設定する設定回路と、前記入力回路で取り込
まれたマルチフレームビットおよびそのマルチフレーム
ビットより以前のフレームのマルチフレームビットを前
記記憶回路から取り出し前記設定回路により設定された
マルチフレーム同期パターンと比較しその結果を保護判
定回路に出力する比較回路と、前記設定回路により設定
された保護判定条件に基づいて前記比較回路の出力およ
び前記記憶回路から取り出した以前のフレームの保護判
定結果を演算して同期情報を前記記憶回路に記憶させる
とともに同期情報を出力する保護判定回路と、前記入力
回路および比較回路ならびに保護判定回路の動作の制御
を行う制御回路とを備え、前記制御回路は、前記入力デ
ータ信号に対して、それぞれのマルチフレームの同期判
定処理ごとに時分割で異なるマルチフレーム同期パター
ンおよび保護判定条件を設定し同期判定処理を行わせる
手段を含むことができる。
に係り、入力データ信号中のマルチフレームビットを取
り込み、同期判定処理を行って同期情報を出力するマル
チフレーム同期回路において、前記入力データ信号は異
なる構成のマルチフレームビットが多重されたマルチフ
レーム構成であり、入力データ信号中のマルチフレーム
ビットを取り込む入力回路と、マルチフレームビットお
よび保護判定結果を一時記憶する記憶回路と、比較判定
するためのマルチフレーム同期パターンおよびその保護
判定条件を設定する設定回路と、前記入力回路で取り込
まれたマルチフレームビットおよびそのマルチフレーム
ビットより以前のフレームのマルチフレームビットを前
記記憶回路から取り出し前記設定回路により設定された
マルチフレーム同期パターンと比較しその結果を保護判
定回路に出力する比較回路と、前記設定回路により設定
された保護判定条件に基づいて前記比較回路の出力およ
び前記記憶回路から取り出した以前のフレームの保護判
定結果を演算して同期情報を前記記憶回路に記憶させる
とともに同期情報を出力する保護判定回路と、前記入力
回路および比較回路ならびに保護判定回路の動作の制御
を行う制御回路とを備え、前記制御回路は、前記入力デ
ータ信号に対して、それぞれのマルチフレームの同期判
定処理ごとに時分割で異なるマルチフレーム同期パター
ンおよび保護判定条件を設定し同期判定処理を行わせる
手段を含むことができる。
【０００６】
【作用】入力回路は、制御回路からの制御信号に従って
データ信号中のマルチフレームビットを取り込み、比較
回路に出力する。設定回路は、制御回路からの制御信号
に従って比較回路に例えば２０マルチフレーム同期パタ
ーンを設定する。記憶回路からは、１９フレーム前まで
のマルチフレームビットが取り出されて比較回路に入力
される。比較回路では、マルチフレームパターンを比較
し、この比較結果を保護判定回路に出力し、また、この
比較回路にあるマルチフレームビットを記憶回路に格納
する。また、設定回路は、制御回路からの制御信号に従
って保護判定条件を保護判定回路に設定する。また、記
憶回路からは、１フレーム前の保護判定回路の結果が取
り出されて保護判定回路に入力される。保護判定回路
は、比較回路から出力された結果と記憶回路からの１フ
レーム前の保護判定回路の結果とを演算して同期情報を
生成し、この結果は記憶回路に格納される。
データ信号中のマルチフレームビットを取り込み、比較
回路に出力する。設定回路は、制御回路からの制御信号
に従って比較回路に例えば２０マルチフレーム同期パタ
ーンを設定する。記憶回路からは、１９フレーム前まで
のマルチフレームビットが取り出されて比較回路に入力
される。比較回路では、マルチフレームパターンを比較
し、この比較結果を保護判定回路に出力し、また、この
比較回路にあるマルチフレームビットを記憶回路に格納
する。また、設定回路は、制御回路からの制御信号に従
って保護判定条件を保護判定回路に設定する。また、記
憶回路からは、１フレーム前の保護判定回路の結果が取
り出されて保護判定回路に入力される。保護判定回路
は、比較回路から出力された結果と記憶回路からの１フ
レーム前の保護判定回路の結果とを演算して同期情報を
生成し、この結果は記憶回路に格納される。
【０００７】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１はこの実施例のブロック図である。この実
施例は、図１に示すように、入力データ信号のうちのマ
ルチフレームビットを取り込む入力回路１と、この入力
回路１で取り込まれたマルチフレームビットに対して同
期判定処理演算を行う論理回路部である比較回路３およ
び保護判定回路５とを備え、さらに、本発明の特徴とす
る手段として、前記論理回路部の情報を一時的に記憶す
る記憶回路２と、前記論理回路部に同期判定のための初
期条件の設定値を設定する設定回路４と、前記論理回路
部の初期条件を設定する動作、前記論理回路部の以前の
状態を記憶回路２から読み出して前記論理回路部に再設
定する動作および新たに入力されたマルチフレームビッ
トの同期判定処理動作を行った結果を前記論理回路部の
新しい状態として記憶回路２に記憶させる動作からなる
一連の動作を各動作毎に時分割で行う制御回路６とを備
える。
明する。図１はこの実施例のブロック図である。この実
施例は、図１に示すように、入力データ信号のうちのマ
ルチフレームビットを取り込む入力回路１と、この入力
回路１で取り込まれたマルチフレームビットに対して同
期判定処理演算を行う論理回路部である比較回路３およ
び保護判定回路５とを備え、さらに、本発明の特徴とす
る手段として、前記論理回路部の情報を一時的に記憶す
る記憶回路２と、前記論理回路部に同期判定のための初
期条件の設定値を設定する設定回路４と、前記論理回路
部の初期条件を設定する動作、前記論理回路部の以前の
状態を記憶回路２から読み出して前記論理回路部に再設
定する動作および新たに入力されたマルチフレームビッ
トの同期判定処理動作を行った結果を前記論理回路部の
新しい状態として記憶回路２に記憶させる動作からなる
一連の動作を各動作毎に時分割で行う制御回路６とを備
える。
【０００８】図２はその動作の一部を説明するタイミン
グチャートである。ここでは図２のようにデータ信号Ｓ
Ｄに三つのそれぞれ異なる構成のマルチフレームビット
ｍ１、ｍ２、ｍ３が多重されているデータ信号で、それ
ぞれのマルチフレームＭ１（２０ＭＦ）、Ｍ２（２４Ｍ
Ｆ）、Ｍ３（１２ＭＦ）の同期をとる回路についてその
動作を説明する。
グチャートである。ここでは図２のようにデータ信号Ｓ
Ｄに三つのそれぞれ異なる構成のマルチフレームビット
ｍ１、ｍ２、ｍ３が多重されているデータ信号で、それ
ぞれのマルチフレームＭ１（２０ＭＦ）、Ｍ２（２４Ｍ
Ｆ）、Ｍ３（１２ＭＦ）の同期をとる回路についてその
動作を説明する。
【０００９】まず、マルチフレームＭ１の処理について
説明する。データ信号ＳＤ中のマルチフレームビットｍ
１を入力回路１に基準信号ＳＲによって制御回路６で発
生する制御信号ＳＣ１に従って取り込む。さらにマルチ
フレームビットｍ１を比較回路３に出力する。つぎに、
制御信号ＳＣ２によって２０マルチフレーム同期パター
ン（０１１１１１…１）を設定回路４より比較回路３に
設定し、また、１９フレーム前までのマルチフレームビ
ットｍ１（１）、ｍ１（２）、…、ｍ１（１９）を記憶
回路２から取り出して比較回路３に入力する。比較回路
３ではマルチフレームパターンを比較し、結果を保護判
定回路５に出力する。比較回路３にあるマルチフレーム
ビット（２０ビット）は記憶回路２に記憶する。保護判
定回路５では制御信号ＳＣ３に従って保護判定の条件を
設定回路４より設定し、また、１フレーム前の保護判定
回路５の結果を記憶回路２から取り込み、比較回路３か
ら出力された結果と演算して同期情報ＳＹ１を出力す
る。保護判定回路５の結果は記憶回路２に記憶する。以
上がマルチフレームＭ１の処理である。
説明する。データ信号ＳＤ中のマルチフレームビットｍ
１を入力回路１に基準信号ＳＲによって制御回路６で発
生する制御信号ＳＣ１に従って取り込む。さらにマルチ
フレームビットｍ１を比較回路３に出力する。つぎに、
制御信号ＳＣ２によって２０マルチフレーム同期パター
ン（０１１１１１…１）を設定回路４より比較回路３に
設定し、また、１９フレーム前までのマルチフレームビ
ットｍ１（１）、ｍ１（２）、…、ｍ１（１９）を記憶
回路２から取り出して比較回路３に入力する。比較回路
３ではマルチフレームパターンを比較し、結果を保護判
定回路５に出力する。比較回路３にあるマルチフレーム
ビット（２０ビット）は記憶回路２に記憶する。保護判
定回路５では制御信号ＳＣ３に従って保護判定の条件を
設定回路４より設定し、また、１フレーム前の保護判定
回路５の結果を記憶回路２から取り込み、比較回路３か
ら出力された結果と演算して同期情報ＳＹ１を出力す
る。保護判定回路５の結果は記憶回路２に記憶する。以
上がマルチフレームＭ１の処理である。
【００１０】つぎに、マルチフレームＭ２の処理も同様
に行われる。データ信号ＳＤ中のマルチフレームビット
ｍ２を入力回路１に基準信号ＳＲによって制御回路６で
発生する制御信号ＳＣ１に従って取り込む。さらにマル
チフレームビットｍ２を比較回路３に出力する。つぎ
に、制御信号ＳＣ２によって２４マルチフレーム同期パ
ターン（０１１１１１…１）を設定回路４より比較回路
３に設定し、また、２３フレーム前までのマルチフレー
ムビットｍ２（１）、ｍ２（２）、…、ｍ２（２３）を
記憶回路２から取り出して比較回路３に入力する。比較
回路３ではマルチフレームパターンを比較し、結果を保
護判定回路５に出力する。比較回路３にあるマルチフレ
ームビット（２４ビット）は記憶回路２に記憶する。保
護判定回路５では制御信号ＳＣ３に従って保護判定の条
件を設定回路４より設定し、また、１フレーム前の保護
判定回路５の結果を記憶回路２から取り込み、比較回路
３から出力された結果と演算して同期情報ＳＹ２を出力
する。保護判定回路５の結果は記憶回路２に記憶する。
以上がマルチフレームＭ２の処理である。
に行われる。データ信号ＳＤ中のマルチフレームビット
ｍ２を入力回路１に基準信号ＳＲによって制御回路６で
発生する制御信号ＳＣ１に従って取り込む。さらにマル
チフレームビットｍ２を比較回路３に出力する。つぎ
に、制御信号ＳＣ２によって２４マルチフレーム同期パ
ターン（０１１１１１…１）を設定回路４より比較回路
３に設定し、また、２３フレーム前までのマルチフレー
ムビットｍ２（１）、ｍ２（２）、…、ｍ２（２３）を
記憶回路２から取り出して比較回路３に入力する。比較
回路３ではマルチフレームパターンを比較し、結果を保
護判定回路５に出力する。比較回路３にあるマルチフレ
ームビット（２４ビット）は記憶回路２に記憶する。保
護判定回路５では制御信号ＳＣ３に従って保護判定の条
件を設定回路４より設定し、また、１フレーム前の保護
判定回路５の結果を記憶回路２から取り込み、比較回路
３から出力された結果と演算して同期情報ＳＹ２を出力
する。保護判定回路５の結果は記憶回路２に記憶する。
以上がマルチフレームＭ２の処理である。
【００１１】つぎに、マルチフレームＭ３の処理も同様
に行われる。データ信号ＳＤ中のマルチフレームビット
ｍ３を入力回路１に基準信号ＳＲによって制御回路６で
発生する制御信号ＳＣ１に従って取り込む。さらにマル
チフレームビットｍ３を比較回路３に出力する。つぎ
に、制御信号ＳＣ２によって１２マルチフレーム同期パ
ターン（００−０１−１０−１１）を設定回路４より比
較回路３に設定し、また、１１フレーム前までのマルチ
フレームビットｍ３（１）、ｍ３（２）、…、ｍ３（１
１）を記憶回路２から取り出して比較回路３に入力す
る。比較回路３ではマルチフレームパターンを比較し結
果を保護判定回路５に出力する。比較回路３にあるマル
チフレームビット（１２ビット）は記憶回路２に記憶す
る。保護判定回路５では制御信号ＳＣ３に従って保護判
定の条件を設定回路４より設定し、また、１フレーム前
の保護判定回路５の結果を記憶回路２から取り込み、比
較回路３から出力された結果と演算して同期情報ＳＹ３
を出力する。保護判定回路５の結果は記憶回路２に記憶
する。以上がマルチフレームＭ３の処理である。
に行われる。データ信号ＳＤ中のマルチフレームビット
ｍ３を入力回路１に基準信号ＳＲによって制御回路６で
発生する制御信号ＳＣ１に従って取り込む。さらにマル
チフレームビットｍ３を比較回路３に出力する。つぎ
に、制御信号ＳＣ２によって１２マルチフレーム同期パ
ターン（００−０１−１０−１１）を設定回路４より比
較回路３に設定し、また、１１フレーム前までのマルチ
フレームビットｍ３（１）、ｍ３（２）、…、ｍ３（１
１）を記憶回路２から取り出して比較回路３に入力す
る。比較回路３ではマルチフレームパターンを比較し結
果を保護判定回路５に出力する。比較回路３にあるマル
チフレームビット（１２ビット）は記憶回路２に記憶す
る。保護判定回路５では制御信号ＳＣ３に従って保護判
定の条件を設定回路４より設定し、また、１フレーム前
の保護判定回路５の結果を記憶回路２から取り込み、比
較回路３から出力された結果と演算して同期情報ＳＹ３
を出力する。保護判定回路５の結果は記憶回路２に記憶
する。以上がマルチフレームＭ３の処理である。
【００１２】以上がマルチフレームＭ１、Ｍ２、Ｍ３の
１フレーム内の処理であり、各フレームで上述の処理を
行うことでマルチフレームＭ１、Ｍ２、Ｍ３の同期をと
ることができる。
１フレーム内の処理であり、各フレームで上述の処理を
行うことでマルチフレームＭ１、Ｍ２、Ｍ３の同期をと
ることができる。
【００１３】さらに、制御回路６、設定回路４はＲＯＭ
やＣＰＵを用い各制御信号、設定データをバス状に構成
しパラレルのデータで制御、設定を行うことで回路構成
はさらに簡単になり、データ信号ＳＤ中のマルチフレー
ムビットの構成が図３のように２４ＭＦ、２０ＭＦ、１
２ＭＦと変わっても柔軟に対応できる。また、データ信
号ＳＤのマルチフレームビットのビットアサインが変わ
り例えばマルチフレームＭ１のマルチフレーム同期処理
ＳＣ１、２、３の間にマルチフレームＭ２のマルチフレ
ーム同期処理ＳＣ１が入ることになってもマルチフレー
ム同期をとることができ、フレームのビットアサインの
変化に対しても十分に対応できる。
やＣＰＵを用い各制御信号、設定データをバス状に構成
しパラレルのデータで制御、設定を行うことで回路構成
はさらに簡単になり、データ信号ＳＤ中のマルチフレー
ムビットの構成が図３のように２４ＭＦ、２０ＭＦ、１
２ＭＦと変わっても柔軟に対応できる。また、データ信
号ＳＤのマルチフレームビットのビットアサインが変わ
り例えばマルチフレームＭ１のマルチフレーム同期処理
ＳＣ１、２、３の間にマルチフレームＭ２のマルチフレ
ーム同期処理ＳＣ１が入ることになってもマルチフレー
ム同期をとることができ、フレームのビットアサインの
変化に対しても十分に対応できる。
【００１４】このようにそれぞれ独立な処理を一つの回
路で時間的に処理を分割することによってそれぞれの処
理を独立に行うことができる。
路で時間的に処理を分割することによってそれぞれの処
理を独立に行うことができる。
【００１５】また、本発明はマルチフレーム同期回路に
関して記述したが、マルチフレーム同期回路に限らず論
理回路で実現できる回路に関しては、本発明を実施する
ことができる。
関して記述したが、マルチフレーム同期回路に限らず論
理回路で実現できる回路に関しては、本発明を実施する
ことができる。
【００１６】
【発明の効果】本発明は、以上のように、基準フレーム
内で同様な信号処理を複数回行う場合に一つの回路で時
間的に処理を分割することによってそれぞれの処理を独
立に行うことができるので、回路規模が小さくできる効
果がある。また、制御回路・設定回路により初期値の設
定、論理の設定・変更ができるので、処理フローを制御
することも可能になり信号処理の変更に柔軟に対応で
き、さらに、論理回路に汎用性を持たすことができる効
果がある。
内で同様な信号処理を複数回行う場合に一つの回路で時
間的に処理を分割することによってそれぞれの処理を独
立に行うことができるので、回路規模が小さくできる効
果がある。また、制御回路・設定回路により初期値の設
定、論理の設定・変更ができるので、処理フローを制御
することも可能になり信号処理の変更に柔軟に対応で
き、さらに、論理回路に汎用性を持たすことができる効
果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】本発明実施例の動作を示すフレームフォーマッ
トおよびタイミングチャート。
トおよびタイミングチャート。
【図３】本発明実施例の動作を示すフレームフォーマッ
トおよびタイミングチャート。
トおよびタイミングチャート。
【図４】従来例の構成を示すブロック構成図。
【図５】従来例の動作を示すフレームフォーマット。
１ 入力回路 ２ 記憶回路 ３ 比較回路 ４ 設定回路 ５ 保護判定回路 ６ 制御回路 ＳＤ データ信号 ＳＹ１、ＳＹ２、ＳＹ３ 同期情報 ＳＣ１、ＳＣ２、ＳＣ３ 制御信号 ＳＲ 基準信号
Claims (2)
- 【請求項１】 マルチフレーム構成の入力データ信号の
うちのマルチフレームビットを取り込む入力回路と、 この入力回路で取り込まれたマルチフレームビットに対
して論理演算を行う論理回路部とを備えた論理処理回路
において、前記入力データ信号は異なる構成のマルチフレームビッ
トが多重されたマルチフレーム構成であり、 前 記論理回路部の情報を一時的に記憶する記憶回路と、前 記論理回路部に初期条件の設定値をマルチフレームビ
ットが異なる構成のマルチフレームに対する論理演算の
前に設定する設定回路と、前 記論理回路部の前記初期条件を設定する動作、前記論
理回路部の以前の論理演算処理状態を前記記憶回路から
読み出して前記論理回路部に再設定する動作および新た
に入力されたデータのマルチフレームビットに対する論
理演算処理動作を行った結果を前記論理回路部の新しい
状態として前記記憶回路に記憶させる動作からなる一連
の動作を各動作毎に時分割で行う制御回路とを備えたこ
とを特徴とする論理処理回路。 - 【請求項２】 入力データ信号中のマルチフレームビッ
トを取り込み、同期判定処理を行って同期情報を出力す
るマルチフレーム同期回路において、 前記入力データ信号は異なる構成のマルチフレームビッ
トが多重されたマルチフレーム構成であり、 入力データ信号中のマルチフレームビットを取り込む入
力回路と、 マルチフレームビットおよび保護判定結果を一時記憶す
る記憶回路と、 比較判定するためのマルチフレーム同期パターンおよび
その保護判定条件を設定する設定回路と、 前記入力回路で取り込まれたマルチフレームビットおよ
びそのマルチフレームビットより以前のフレームのマル
チフレームビットを前記記憶回路から取り出し前記設定
回路により設定されたマルチフレーム同期パターンと比
較しその結果を保護判定回路に出力する比較回路と、 前記設定回路により設定された保護判定条件に基づいて
前記比較回路の出力および前記記憶回路から取り出した
以前のフレームの保護判定結果を演算して同期情報を前
記記憶回路に記憶させるとともに同期情報を出力する保
護判定回路と、 前記入力回路および比較回路ならびに保護判定回路の動
作の制御を行う制御回路とを備え、 前記制御回路は、前記入力データ信号に対して、それぞ
れのマルチフレームの同期判定処理ごとに時分割で異な
るマルチフレーム同期パターンおよび保護判定条件を設
定し同期判定処理を行わせる手段を含むことを特徴とす
るマルチフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34336591A JP3185298B2 (ja) | 1991-12-25 | 1991-12-25 | 論理処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34336591A JP3185298B2 (ja) | 1991-12-25 | 1991-12-25 | 論理処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175956A JPH05175956A (ja) | 1993-07-13 |
| JP3185298B2 true JP3185298B2 (ja) | 2001-07-09 |
Family
ID=18360957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34336591A Expired - Fee Related JP3185298B2 (ja) | 1991-12-25 | 1991-12-25 | 論理処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185298B2 (ja) |
-
1991
- 1991-12-25 JP JP34336591A patent/JP3185298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175956A (ja) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4698806A (en) | Frame alignment of tributaries of a t.d.m. bit stream | |
| US5265090A (en) | Switching element for cross-connect equipment for digital bit streams multiplexed by time-division multiplexing digital tributaries with different bit rates | |
| US5434624A (en) | Apparatus for producing a multi-scene video signal | |
| JPH05252550A (ja) | 並列型時間スイッチ | |
| JPH04286233A (ja) | スタッフ同期回路 | |
| US4967410A (en) | Method of multiplexing digital signals and apparatus therefor | |
| JPH04142649A (ja) | メモリ装置 | |
| JP3185298B2 (ja) | 論理処理回路 | |
| US5452305A (en) | Frame phase synchronization apparatus and method, and a phase synchronization apparatus of TDM frames | |
| JPH0630480B2 (ja) | 速度変換回路 | |
| JP2553302B2 (ja) | タイムスロット入替装置 | |
| JP2850875B2 (ja) | 位相調整用メモリ | |
| JPH08172485A (ja) | クロスコネクト監視方式 | |
| JPH0817355B2 (ja) | マルチフレーム同期検出回路 | |
| JP3010634B2 (ja) | フレーム同期多重処理方式 | |
| JPS62227235A (ja) | フレ−ム同期回路 | |
| JP2833593B2 (ja) | マルチフレーム同期装置 | |
| JPH06232859A (ja) | フレーム同期回路 | |
| JPH01258515A (ja) | フレーム同期回路 | |
| JPS63308423A (ja) | 多重処理形同期回路 | |
| JPH0319536A (ja) | シリアル信号分離回路 | |
| KR19990075019A (ko) | 교환 시스템의 타임 스위치 테스트 방법 | |
| JPS6160034A (ja) | 受信デ−タ制御用情報発生装置 | |
| JPH03188723A (ja) | 網同期クロック選択方式 | |
| JPH02113642A (ja) | 多重分離装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |