JPH0319536A - シリアル信号分離回路 - Google Patents
シリアル信号分離回路Info
- Publication number
- JPH0319536A JPH0319536A JP15423689A JP15423689A JPH0319536A JP H0319536 A JPH0319536 A JP H0319536A JP 15423689 A JP15423689 A JP 15423689A JP 15423689 A JP15423689 A JP 15423689A JP H0319536 A JPH0319536 A JP H0319536A
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- Japan
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- signal
- synchronization
- separation
- circuit
- serial signal
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- Pending
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- 238000000926 separation method Methods 0.000 title claims abstract description 64
- 238000001514 detection method Methods 0.000 abstract description 40
- 230000001360 synchronised effect Effects 0.000 abstract description 10
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は１フレーム中に１ビットの同期信号と複数のチ
ャネルを構戊する複数のデータ信号とを有するシリアル
信号から，各チャネルのデータ信号を分離するシリアル
信号分離回路に関するものである。
ャネルを構戊する複数のデータ信号とを有するシリアル
信号から，各チャネルのデータ信号を分離するシリアル
信号分離回路に関するものである。
［従来の技術］
第２図にシリアル信号１のフレーム構成を示す。
シリアル信号１は，１フレーム中に，１ビットの同期信
号１０とｍ個のデータ信号１１で構成されている。
号１０とｍ個のデータ信号１１で構成されている。
従来のシリアル信号分離回路は，第３図に示すように，
シリアル信号１とこのシリアル信号のクロックであるシ
リアル信号用クロックとを受ける同期検出回路８を有す
る。この同期検出回路８は，シリアル信号１から同期信
号１ｏの位置を検出し，シリアル信号１の同期信号１０
の場所に同期検出信号７を出力する。この同期検出信号
７により分離制御回路９でデータ信号１１の信号を分離
後．シリアル信号３−１〜３−ｎに変換する為の分離選
択信号４を出力し，分離回路６でデータ信号１１を分離
後シリアル信号３−１〜３−ｎに変換する。
シリアル信号１とこのシリアル信号のクロックであるシ
リアル信号用クロックとを受ける同期検出回路８を有す
る。この同期検出回路８は，シリアル信号１から同期信
号１ｏの位置を検出し，シリアル信号１の同期信号１０
の場所に同期検出信号７を出力する。この同期検出信号
７により分離制御回路９でデータ信号１１の信号を分離
後．シリアル信号３−１〜３−ｎに変換する為の分離選
択信号４を出力し，分離回路６でデータ信号１１を分離
後シリアル信号３−１〜３−ｎに変換する。
第４図に同期検出回路８のブロック図を，第５図に同期
検出用ＲＯＭ１６の動作フローチャートを示す。
検出用ＲＯＭ１６の動作フローチャートを示す。
同期信号１０は，１マルチフレーム内では，各フレーム
ごとに異なる値を有しているので，フレームメモリ１５
により，１フレームずつ遅らせ，同期検出用ＲＯＭ１６
へ出力を行ない，同期信号１０が各フレームの所定時間
位置で出力している事を確認する。従って，フレームメ
モリ１５の数量は同期信号１０のパターンの１周期分（
１マルチフレーム）だけ必要となる。又．１マルチフレ
ーム検出の為に同期検出用カウンタ１８を使用し，同期
検出用ＲＯＭ１６に同期信号の位置及び１マルチフレー
ムの区切りを出力する。
ごとに異なる値を有しているので，フレームメモリ１５
により，１フレームずつ遅らせ，同期検出用ＲＯＭ１６
へ出力を行ない，同期信号１０が各フレームの所定時間
位置で出力している事を確認する。従って，フレームメ
モリ１５の数量は同期信号１０のパターンの１周期分（
１マルチフレーム）だけ必要となる。又．１マルチフレ
ーム検出の為に同期検出用カウンタ１８を使用し，同期
検出用ＲＯＭ１６に同期信号の位置及び１マルチフレー
ムの区切りを出力する。
同期検出用ＲＯＭ１６は同期検出用カウンタ１８の出力
であるマルチフレーム検出信号１４により１マルチフレ
ームの先頭になる同期信号１０の位置か又はそうでない
かを知り．１マルチフレームの先頭になる同期信号１０
の場合、この時のフレームメモリ１５の出力が順番通り
の同期信号かを判断する。もし順番通りの同期信号でな
い場合．カウンタ停止信号１３を出力する事により，同
期検出用カウンタ１８の動作を停止する。そして，同期
信号と思われるパターンをフレームメモリ１５の出力か
ら検出した場合，同期検出用カウンタ１８の動作を開始
し，１マルチフレーム後にも同期信号が来るか再度検出
を行なう。この時に．もし，同期信号でない場合は再び
カウンタ停止信号１３を出力し，フレームメモリ１５か
ら同期信号と思われるパターンを検出するまで停止する
。又、１マルチフレーム後にも同期信号が検出された場
合は．同期ビット１０を検出したとみなして同期検出信
号７を出力する。同期信号の検出は同期検出信号７を出
力した後にも１マルチフレームごとに同期信号が検出さ
れる事を確認し続ける。
であるマルチフレーム検出信号１４により１マルチフレ
ームの先頭になる同期信号１０の位置か又はそうでない
かを知り．１マルチフレームの先頭になる同期信号１０
の場合、この時のフレームメモリ１５の出力が順番通り
の同期信号かを判断する。もし順番通りの同期信号でな
い場合．カウンタ停止信号１３を出力する事により，同
期検出用カウンタ１８の動作を停止する。そして，同期
信号と思われるパターンをフレームメモリ１５の出力か
ら検出した場合，同期検出用カウンタ１８の動作を開始
し，１マルチフレーム後にも同期信号が来るか再度検出
を行なう。この時に．もし，同期信号でない場合は再び
カウンタ停止信号１３を出力し，フレームメモリ１５か
ら同期信号と思われるパターンを検出するまで停止する
。又、１マルチフレーム後にも同期信号が検出された場
合は．同期ビット１０を検出したとみなして同期検出信
号７を出力する。同期信号の検出は同期検出信号７を出
力した後にも１マルチフレームごとに同期信号が検出さ
れる事を確認し続ける。
第６図に分離制御回路９のブロック図を．第７図にその
動作タイムチャートを示す。分離制御回路９は同期検出
回路８からの同期検出信号７により分離制御用カウンタ
２０の出力値である分離制御用カウンタ値１９の値をク
リアし，シリアル信号１のフレームと分離制御用カウン
タ２０の動きの同期をとる。そして分離制御用カウンタ
値１９の値を元に分離制御用ＲＯＭ２１によりシリアル
信号１から分離後シリアル信号３を取り出す為の分離選
択信号４を出力する。この分Ｍ選択信号４はシリアル信
号１が各分離後シリアル信号３の位置になった場合に出
力を行なう。この為，分離選択信号４の数は分離後シリ
アル信号３と同じ数だけ必要となる。
動作タイムチャートを示す。分離制御回路９は同期検出
回路８からの同期検出信号７により分離制御用カウンタ
２０の出力値である分離制御用カウンタ値１９の値をク
リアし，シリアル信号１のフレームと分離制御用カウン
タ２０の動きの同期をとる。そして分離制御用カウンタ
値１９の値を元に分離制御用ＲＯＭ２１によりシリアル
信号１から分離後シリアル信号３を取り出す為の分離選
択信号４を出力する。この分Ｍ選択信号４はシリアル信
号１が各分離後シリアル信号３の位置になった場合に出
力を行なう。この為，分離選択信号４の数は分離後シリ
アル信号３と同じ数だけ必要となる。
第８図に分離回路６のブロック図を示す。シリアル信号
１は分離制御回路９からの出力である各分離選択信号４
により分離用ラッチ２２で各チャネルごとの分離後シリ
アル信号３を作成し，外部へ出力を行なう。
１は分離制御回路９からの出力である各分離選択信号４
により分離用ラッチ２２で各チャネルごとの分離後シリ
アル信号３を作成し，外部へ出力を行なう。
従来のシリアル信号分離回路はシリアル信号１の同期を
検出していない場合，分離制御回路９はシリアル信号１
と同期が取れていない為，正常な分Ｍ選択信号４を出力
せず，正常な分離後シリアル信号３を出力する事が出来
ない。又，シリアル信号１の同期を検出している場合，
同期検出回路８はシリアル信号１が同期信号１０の場合
のみ動作し，分離制御回路９はシリアル信号１がデータ
ビット１１の場合のみ動作を行なっている為，同期検出
回路８と分離制御回路９は一方が動作している場合は他
方が動作していない為、回路動作にむだが生じてしまう
。
検出していない場合，分離制御回路９はシリアル信号１
と同期が取れていない為，正常な分Ｍ選択信号４を出力
せず，正常な分離後シリアル信号３を出力する事が出来
ない。又，シリアル信号１の同期を検出している場合，
同期検出回路８はシリアル信号１が同期信号１０の場合
のみ動作し，分離制御回路９はシリアル信号１がデータ
ビット１１の場合のみ動作を行なっている為，同期検出
回路８と分離制御回路９は一方が動作している場合は他
方が動作していない為、回路動作にむだが生じてしまう
。
［課題を解決するための手段］
本発明によれば．１フレーム中に１ビットの同期信号と
複数のチャネルを構成する複数のデータ信号とを有する
シリアル信号と，上記シリアル信号のクロックであるシ
リアル信号用クロックを受け，上記シリアル信号から前
記同期信号を検出し，前記シリアル信号から前記複数の
データ信号を分離する為の分離選択信号を，検出された
同期信号を基に，作或する同期制御回路と，前記分離選
択信号に応答して，前記シリアル信号から前記複数のデ
ータ信号をチャネル毎に分離し，チャネル対応に分離さ
れた複数のデータ信号を複数のシリアル信号として出力
する分離回路とを有することを特徴とするシリアル信号
分離回路が得られる。即ち，本発明では，従来の同期検
出回路と分離制御回路とを同期制御回路としてまとめ．
この同期制御回路によって，シリアル信号から分離選択
信号を作成し，分離回路より分離後シリアル信号を出力
する。
複数のチャネルを構成する複数のデータ信号とを有する
シリアル信号と，上記シリアル信号のクロックであるシ
リアル信号用クロックを受け，上記シリアル信号から前
記同期信号を検出し，前記シリアル信号から前記複数の
データ信号を分離する為の分離選択信号を，検出された
同期信号を基に，作或する同期制御回路と，前記分離選
択信号に応答して，前記シリアル信号から前記複数のデ
ータ信号をチャネル毎に分離し，チャネル対応に分離さ
れた複数のデータ信号を複数のシリアル信号として出力
する分離回路とを有することを特徴とするシリアル信号
分離回路が得られる。即ち，本発明では，従来の同期検
出回路と分離制御回路とを同期制御回路としてまとめ．
この同期制御回路によって，シリアル信号から分離選択
信号を作成し，分離回路より分離後シリアル信号を出力
する。
［実施例］
次に本発明について図面を参照して説明する。
第１図を参照すると，本発明の一実施例によるシリアル
信号分離回路は，従来の同期検出回路８と分Ｍ制御回路
９を同期＄１御回路５としてまとめ，シリアル信号１か
ら分離選択信号４を作成し，分離回路６により分離後シ
リアル信号３を作成する。
信号分離回路は，従来の同期検出回路８と分Ｍ制御回路
９を同期＄１御回路５としてまとめ，シリアル信号１か
ら分離選択信号４を作成し，分離回路６により分離後シ
リアル信号３を作成する。
ここで，本発明の特徴とする同期制御回路５の動作を説
明する。第９図に同期制御回路５のブロック図を，第１
０図及び第１１図にその動作フローチャートを示す。ま
ず同期制御回路５の動作は同期が検出されたか，又は検
出されていないかにより異なる動作をする。同期が検出
されていない場合，同期制御回路５はフレームメモリ１
５からの出力により同期信号１０を検出する動作を行な
う。そして，同期を検出した場合，１マルチフレーム後
にも再度同期を検出する事を確認して制御用カウンタ２
４の出力である制御用カウンタ値２２により，分離選択
信号４を作成する。同期を検出した場合の動作は同期信
号１０の位置に同期信号以外の信号が検出されるまでく
り返される。この為，前回同期検出状態信号１２は同期
検出状態であるか無いかの判断と，前回も同期状態であ
るか無いかの２ＦＪ類の情報を表示する必要がある。
明する。第９図に同期制御回路５のブロック図を，第１
０図及び第１１図にその動作フローチャートを示す。ま
ず同期制御回路５の動作は同期が検出されたか，又は検
出されていないかにより異なる動作をする。同期が検出
されていない場合，同期制御回路５はフレームメモリ１
５からの出力により同期信号１０を検出する動作を行な
う。そして，同期を検出した場合，１マルチフレーム後
にも再度同期を検出する事を確認して制御用カウンタ２
４の出力である制御用カウンタ値２２により，分離選択
信号４を作成する。同期を検出した場合の動作は同期信
号１０の位置に同期信号以外の信号が検出されるまでく
り返される。この為，前回同期検出状態信号１２は同期
検出状態であるか無いかの判断と，前回も同期状態であ
るか無いかの２ＦＪ類の情報を表示する必要がある。
第１２図に１マルチフレームが５フレームで構成され，
各フレームのデータ信号１１として各８ビットの信号が
２４チャネルあるシリアル信号１を各チャネルごと２４
本に分離するシリアル信号分離回路の実施例を示す。こ
の時のシリアル信号１は１フレームが各８ビットのデー
タ信号が２４チャネルあるので，１フレームが１９３ビ
ット構戊となる。そして１マルチフレームが５フレーム
で構成されているので，制御用カウンタ２４は９６５周
期で動作する事となり，フレームメモリ１５が４個必要
となる。この為，＄｛ｊ御用ＲＯＭ２３の人力はフレー
ムメモリ１５から５ビット，＄１御用カウンタ２４から
１０ビット，前回同期検出状態信号１２として２ビット
の合計１７ビット必要となり，出力として分離選択信号
４が２４ビット，カウンタ停止信号１３が１ビット，前
回同期検出状態信号１２として２ビットの合計２７ビッ
トが必要となる。
各フレームのデータ信号１１として各８ビットの信号が
２４チャネルあるシリアル信号１を各チャネルごと２４
本に分離するシリアル信号分離回路の実施例を示す。こ
の時のシリアル信号１は１フレームが各８ビットのデー
タ信号が２４チャネルあるので，１フレームが１９３ビ
ット構戊となる。そして１マルチフレームが５フレーム
で構成されているので，制御用カウンタ２４は９６５周
期で動作する事となり，フレームメモリ１５が４個必要
となる。この為，＄｛ｊ御用ＲＯＭ２３の人力はフレー
ムメモリ１５から５ビット，＄１御用カウンタ２４から
１０ビット，前回同期検出状態信号１２として２ビット
の合計１７ビット必要となり，出力として分離選択信号
４が２４ビット，カウンタ停止信号１３が１ビット，前
回同期検出状態信号１２として２ビットの合計２７ビッ
トが必要となる。
［発明の効果］
以上の説明から明らかな様に本発明では，従来の同期検
出回路８と分離制御回路９をまとめる事により，同期未
検出時の分離後シリアル信号３を出力する事を防ぐ事が
出来．回路を簡単にする事が可能となるので，回路の小
型化，経済化が行なえる効果がある。
出回路８と分離制御回路９をまとめる事により，同期未
検出時の分離後シリアル信号３を出力する事を防ぐ事が
出来．回路を簡単にする事が可能となるので，回路の小
型化，経済化が行なえる効果がある。
は下弦日
第１図は本発明におけるシリアル信号分離回路のブロッ
ク図，第２図はシリアル信号のフレーム構或を示す図，
第３図は従来のシリアル信号分離回路のブロック図，第
４図は同期検出回路８のブロック図，第５図は同期検出
用ＲＯＭＩ ６の動作フローチャート，第６図は分離制
御回路９のブロック図，第７図は分離制御回路９の動作
タイムチャート，第８図は分離回路６のブロック図，第
９図は同期制御回路５のブロック図，第１０図及び第１
１図は同期制御回路５の動作フローチャート，第１２図
は本発明の実施例を示す。 １・・・シリアル信号，２・・・シリアル信号用クロツ
ク，３・・・分離後シリアル信号，４川分離選択信号，
５・・・同期制御回路２ ６・・・分離回路，７・・・
同期検出信号，８・・・同期検出回路，９・・・分離制
御回路１１０・・・同期ビット，１１・・・データ信号
，１２・・・前回同期検出状態信号，１３・・・カウン
タ停止信号，１４・・・マルチフレーム検出信号，１５
・・・フレームメモリ，１６・・・同期検出用ＲＯＭ，
１７・・・ラッチ回路，１８・・・同期検出用カウンタ
，１９・・・分離制御用カウンタ値，２０・・・分離制
御用カウンタ，２１・・・分離制御用ＲＯＭ，２２・・
・制御用カウンタ値，２３・・・制御用ＲＯＭ，２４・
・・制御用カウンタ。 第４図 第５図 第１ ２図 第６図 第１０図 ＠１１図 第１０区カ）ら 第１０図へ
ク図，第２図はシリアル信号のフレーム構或を示す図，
第３図は従来のシリアル信号分離回路のブロック図，第
４図は同期検出回路８のブロック図，第５図は同期検出
用ＲＯＭＩ ６の動作フローチャート，第６図は分離制
御回路９のブロック図，第７図は分離制御回路９の動作
タイムチャート，第８図は分離回路６のブロック図，第
９図は同期制御回路５のブロック図，第１０図及び第１
１図は同期制御回路５の動作フローチャート，第１２図
は本発明の実施例を示す。 １・・・シリアル信号，２・・・シリアル信号用クロツ
ク，３・・・分離後シリアル信号，４川分離選択信号，
５・・・同期制御回路２ ６・・・分離回路，７・・・
同期検出信号，８・・・同期検出回路，９・・・分離制
御回路１１０・・・同期ビット，１１・・・データ信号
，１２・・・前回同期検出状態信号，１３・・・カウン
タ停止信号，１４・・・マルチフレーム検出信号，１５
・・・フレームメモリ，１６・・・同期検出用ＲＯＭ，
１７・・・ラッチ回路，１８・・・同期検出用カウンタ
，１９・・・分離制御用カウンタ値，２０・・・分離制
御用カウンタ，２１・・・分離制御用ＲＯＭ，２２・・
・制御用カウンタ値，２３・・・制御用ＲＯＭ，２４・
・・制御用カウンタ。 第４図 第５図 第１ ２図 第６図 第１０図 ＠１１図 第１０区カ）ら 第１０図へ
Claims (1)
- 【特許請求の範囲】 １、１フレーム中に１ビットの同期信号と複数のチャネ
ルを構成する複数のデータ信号とを有するシリアル信号
と、上記シリアル信号のクロックであるシリアル信号用
クロックを受け、上記シリアル信号から前記同期信号を
検出し、前記シリアル信号から前記複数のデータ信号を
分離する為の分離選択信号を、検出された同期信号を基
に、作成する同期制御回路と、前記分離選択信号に応答
して、前記シリアル信号から前記複数のデータ信号をチ
ャネル毎に分離し、チャネル対応に分離された複数のデ
ータ信号を複数のシリアル信号として出力する分離回路
とを有することを特徴とするシリアル信号分離回路。 以下余白
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15423689A JPH0319536A (ja) | 1989-06-16 | 1989-06-16 | シリアル信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15423689A JPH0319536A (ja) | 1989-06-16 | 1989-06-16 | シリアル信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319536A true JPH0319536A (ja) | 1991-01-28 |
Family
ID=15579820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15423689A Pending JPH0319536A (ja) | 1989-06-16 | 1989-06-16 | シリアル信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8367324B2 (en) | 2003-11-17 | 2013-02-05 | Canon Kabushiki Kaisha | Method for judging change in probe-bearing substrate, probe-bearing substrate and detecting apparatus |
-
1989
- 1989-06-16 JP JP15423689A patent/JPH0319536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8367324B2 (en) | 2003-11-17 | 2013-02-05 | Canon Kabushiki Kaisha | Method for judging change in probe-bearing substrate, probe-bearing substrate and detecting apparatus |
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