JPH0715427A - ビットアライン回路 - Google Patents
ビットアライン回路Info
- Publication number
- JPH0715427A JPH0715427A JP5150972A JP15097293A JPH0715427A JP H0715427 A JPH0715427 A JP H0715427A JP 5150972 A JP5150972 A JP 5150972A JP 15097293 A JP15097293 A JP 15097293A JP H0715427 A JPH0715427 A JP H0715427A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- frame synchronization
- bit
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 フレーム同期はずれが生じても、最大で後方
保護段数区間分のデータの欠落を回避できるビットアラ
イン回路の提供にある。 【構成】 直並列変換回路１１はフレーム同期ビットを
有するシリアルフレーム信号を複数ビットにパラレル展
開する。第１及び第２のフレーム同期回路１２１，１２
２は、それぞれ、ビットパラレル信号からフレーム同期
ビットを検出してフレーム同期を確立し、ビットパラレ
ル信号をビットアラインする配列制御信号を生成し、フ
レーム同期はずれによりフレーム同期はずれ信号を生成
し、互いにフレーム同期がはずれる前に前方保護を行
う。選択回路１３はフレーム同期はずれ信号に応じてフ
レーム同期が確立されたフレーム同期回路を判別し、そ
の判別したフレーム同期回路からの配列制御信号に応じ
てビットパラレル信号をビットアラインしフレームデー
タを生成する。
保護段数区間分のデータの欠落を回避できるビットアラ
イン回路の提供にある。 【構成】 直並列変換回路１１はフレーム同期ビットを
有するシリアルフレーム信号を複数ビットにパラレル展
開する。第１及び第２のフレーム同期回路１２１，１２
２は、それぞれ、ビットパラレル信号からフレーム同期
ビットを検出してフレーム同期を確立し、ビットパラレ
ル信号をビットアラインする配列制御信号を生成し、フ
レーム同期はずれによりフレーム同期はずれ信号を生成
し、互いにフレーム同期がはずれる前に前方保護を行
う。選択回路１３はフレーム同期はずれ信号に応じてフ
レーム同期が確立されたフレーム同期回路を判別し、そ
の判別したフレーム同期回路からの配列制御信号に応じ
てビットパラレル信号をビットアラインしフレームデー
タを生成する。
Description
【０００１】
【産業上の利用分野】この発明は、直並列変換処理後に
並列信号のビットアラインを行うビットアライン回路に
関する。
並列信号のビットアラインを行うビットアライン回路に
関する。
【０００２】
【従来の技術】従来のビットアライン回路は、図３に示
すように、データ列中にフレーム同期ビットを有するシ
リアルフレーム信号Ｓ１をビットパラレルに変換する直
並列変換回路１と、ｎ通りに配列されたビットパラレル
信号Ｓ２からフレーム同期を確立するための配列制御信
号Ｓ３を発生する一対構成のフレーム同期回路２と、配
列制御信号Ｓ３を基にビットパラレル信号Ｓ２をビット
アラインしてフレームデータＳ４を作成する選択回路３
を有している。
すように、データ列中にフレーム同期ビットを有するシ
リアルフレーム信号Ｓ１をビットパラレルに変換する直
並列変換回路１と、ｎ通りに配列されたビットパラレル
信号Ｓ２からフレーム同期を確立するための配列制御信
号Ｓ３を発生する一対構成のフレーム同期回路２と、配
列制御信号Ｓ３を基にビットパラレル信号Ｓ２をビット
アラインしてフレームデータＳ４を作成する選択回路３
を有している。
【０００３】上記構成において、フレーム同期回路２は
図４（ａ）に示す受信フレームパルス位置でフレーム同
期を確立している。しかしながら、フレーム同期回路２
が一対構成であるため、図４（ａ）に示すように受信フ
レームパルス位置がずれると、図４（ｂ）に示すように
フレーム同期がはずれて、図４（ｃ）に示すようにフレ
ームデータＳ４にデータ欠落が生じてしまい、次のフレ
ーム同期が確立した時点で新たなビットアラインを行う
ことになる。
図４（ａ）に示す受信フレームパルス位置でフレーム同
期を確立している。しかしながら、フレーム同期回路２
が一対構成であるため、図４（ａ）に示すように受信フ
レームパルス位置がずれると、図４（ｂ）に示すように
フレーム同期がはずれて、図４（ｃ）に示すようにフレ
ームデータＳ４にデータ欠落が生じてしまい、次のフレ
ーム同期が確立した時点で新たなビットアラインを行う
ことになる。
【０００４】すなわち、従来のビットアライン回路で
は、フレーム同期回路が一重化で構成されており、フレ
ーム同期がはずれると、フレーム同期が確立した時点で
ビットアラインを行っているため、最大で後方保護段数
ｎフレーム分の間、データが不確定になり、大容量のデ
ータを収容するフレーム構成にあってはデータの欠落が
著しいという問題があった。
は、フレーム同期回路が一重化で構成されており、フレ
ーム同期がはずれると、フレーム同期が確立した時点で
ビットアラインを行っているため、最大で後方保護段数
ｎフレーム分の間、データが不確定になり、大容量のデ
ータを収容するフレーム構成にあってはデータの欠落が
著しいという問題があった。
【０００５】
【発明が解決しようとする課題】以上述べたように、従
来のビットアライン回路では、フレーム同期回路が一重
化で構成されており、フレーム同期がはずれると、フレ
ーム同期が確立した時点でビットアラインを行っている
ため、最大で後方保護段数ｎフレーム分の間データが不
確定になり、大容量のデータを収容するフレーム構成に
あってはデータの欠落が著しいという問題があった。
来のビットアライン回路では、フレーム同期回路が一重
化で構成されており、フレーム同期がはずれると、フレ
ーム同期が確立した時点でビットアラインを行っている
ため、最大で後方保護段数ｎフレーム分の間データが不
確定になり、大容量のデータを収容するフレーム構成に
あってはデータの欠落が著しいという問題があった。
【０００６】この発明は上記の課題を解決するためにな
されたもので、フレーム同期はずれが生じても、最大で
後方保護段数区間分のデータの欠落を回避できるビット
アライン回路を提供することを目的とする。
されたもので、フレーム同期はずれが生じても、最大で
後方保護段数区間分のデータの欠落を回避できるビット
アライン回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係るビットアライン回路は、データ列中
にフレーム同期ビットを有するシリアルフレーム信号を
入力して複数ビットにパラレル展開する直並列変換回路
と、それぞれ、ビットパラレル信号からフレーム同期ビ
ットを検出してフレーム同期を確立し、ビットパラレル
信号をビットアラインする配列制御信号を生成する手
段、フレーム同期はずれ状態を検知してフレーム同期は
ずれ信号を生成する手段、及び互いにフレーム同期がは
ずれる前に前方保護段数カウント指示を行う手段を備え
る第１及び第２のフレーム同期回路と、第１及び第２の
フレーム同期回路からのフレーム同期はずれ信号に応じ
てフレーム同期が確立されたフレーム同期回路を判別し
て、判別したフレーム同期回路からの配列制御信号に応
じて直並列変換回路からのビットパラレル信号をビット
アラインしフレームデータを生成する選択回路とを具備
することを特徴とする。
に、この発明に係るビットアライン回路は、データ列中
にフレーム同期ビットを有するシリアルフレーム信号を
入力して複数ビットにパラレル展開する直並列変換回路
と、それぞれ、ビットパラレル信号からフレーム同期ビ
ットを検出してフレーム同期を確立し、ビットパラレル
信号をビットアラインする配列制御信号を生成する手
段、フレーム同期はずれ状態を検知してフレーム同期は
ずれ信号を生成する手段、及び互いにフレーム同期がは
ずれる前に前方保護段数カウント指示を行う手段を備え
る第１及び第２のフレーム同期回路と、第１及び第２の
フレーム同期回路からのフレーム同期はずれ信号に応じ
てフレーム同期が確立されたフレーム同期回路を判別し
て、判別したフレーム同期回路からの配列制御信号に応
じて直並列変換回路からのビットパラレル信号をビット
アラインしフレームデータを生成する選択回路とを具備
することを特徴とする。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【０００９】図１はこの発明に係るビットアライン回路
の構成を示すものである。図１において、Ｓ１１はデー
タ列中にフレーム同期ビットを有するシリアルフレーム
信号であり、この信号Ｓ１１は直並列変換回路１１に供
給される。
の構成を示すものである。図１において、Ｓ１１はデー
タ列中にフレーム同期ビットを有するシリアルフレーム
信号であり、この信号Ｓ１１は直並列変換回路１１に供
給される。
【００１０】この直並列変換回路１１は入力信号Ｓ１１
をｎ本のビットパラレルに展開する。この場合、フレー
ム同期ビットの配列はｎ通りになり、フレーム同期が確
立されると同時にデータのビットアラインが必要にな
る。
をｎ本のビットパラレルに展開する。この場合、フレー
ム同期ビットの配列はｎ通りになり、フレーム同期が確
立されると同時にデータのビットアラインが必要にな
る。
【００１１】上記直並列変換回路１１から出力されるビ
ットパラレル信号Ｓ１２は第１、第２のフレーム同期回
路１２１，１２２に供給されると共に、選択回路１３に
供給される。第１、第２のフレーム同期回路１２１，１
２２は互いに同一の一対構成であるが、さらに、２重化
構成とするため、第１、第２の前方保護カウント指示信
号Ｓ１３，Ｓ１４、第１、第２のフレーム同期はずれ信
号Ｓ１５，Ｓ１６を相互間の制御情報として収容してい
る。
ットパラレル信号Ｓ１２は第１、第２のフレーム同期回
路１２１，１２２に供給されると共に、選択回路１３に
供給される。第１、第２のフレーム同期回路１２１，１
２２は互いに同一の一対構成であるが、さらに、２重化
構成とするため、第１、第２の前方保護カウント指示信
号Ｓ１３，Ｓ１４、第１、第２のフレーム同期はずれ信
号Ｓ１５，Ｓ１６を相互間の制御情報として収容してい
る。
【００１２】ここで、第１のフレーム同期回路１２１に
おいて、フレーム同期はずれを生じたとして、図２を参
照して説明する。
おいて、フレーム同期はずれを生じたとして、図２を参
照して説明する。
【００１３】尚、図２において、（ａ）は受信フレーム
パルス位置（点線は正規の位置を示す）、（ｂ）は第１
のフレーム同期回路１２１から出力される第１のフレー
ム同期はずれ信号Ｓ１５、（ｃ）は第１のフレーム同期
回路１２１から出力される第１の前方保護カウント指示
信号Ｓ１３、（ｄ）は第２のフレーム同期回路１２２か
ら出力される第２のフレーム同期はずれ信号Ｓ１６、
（ｅ）は第２のフレーム同期回路１２２から出力される
第２の前方保護カウント指示信号、（ｆ）は選択回路１
３から出力されるフレームデータＳ２０を示している。
パルス位置（点線は正規の位置を示す）、（ｂ）は第１
のフレーム同期回路１２１から出力される第１のフレー
ム同期はずれ信号Ｓ１５、（ｃ）は第１のフレーム同期
回路１２１から出力される第１の前方保護カウント指示
信号Ｓ１３、（ｄ）は第２のフレーム同期回路１２２か
ら出力される第２のフレーム同期はずれ信号Ｓ１６、
（ｅ）は第２のフレーム同期回路１２２から出力される
第２の前方保護カウント指示信号、（ｆ）は選択回路１
３から出力されるフレームデータＳ２０を示している。
【００１４】まず、前方保護がカウントされ、カウント
が後方保護分前になると、第１の前方保護カウント指示
信号Ｓ１３が第２のフレーム同期回路１２２に発せら
れ、フレーム同期はずれ状態になったと仮定して新しい
フレーム同期ビットのハンティングに入る。
が後方保護分前になると、第１の前方保護カウント指示
信号Ｓ１３が第２のフレーム同期回路１２２に発せら
れ、フレーム同期はずれ状態になったと仮定して新しい
フレーム同期ビットのハンティングに入る。
【００１５】この場合、図２（ａ）に示すように受信フ
レームビット位置が現状の位置より１ビット前にシフト
したという条件で考えたとしても、図２（ｂ）に示すよ
うに第１のフレーム同期回路１２１でフレーム同期はず
れを生じる前に、図２（ｃ）に示す第１の前方保護カウ
ント指示信号Ｓ１３により第２のフレーム同期回路１２
２が図２（ｄ）に示すようにフレーム同期を確立する。
よって、新しいフレーム同期に基づいた仮のビットアラ
インを行うことが可能となる。
レームビット位置が現状の位置より１ビット前にシフト
したという条件で考えたとしても、図２（ｂ）に示すよ
うに第１のフレーム同期回路１２１でフレーム同期はず
れを生じる前に、図２（ｃ）に示す第１の前方保護カウ
ント指示信号Ｓ１３により第２のフレーム同期回路１２
２が図２（ｄ）に示すようにフレーム同期を確立する。
よって、新しいフレーム同期に基づいた仮のビットアラ
インを行うことが可能となる。
【００１６】このことは、第２のフレーム同期回路１２
２がフレーム同期はずれを生じた場合もまったく同様で
あり、第１のフレーム同期回路１２１で仮のビットアラ
インを行うことが可能となる。
２がフレーム同期はずれを生じた場合もまったく同様で
あり、第１のフレーム同期回路１２１で仮のビットアラ
インを行うことが可能となる。
【００１７】選択回路１３は第１、第２の配列制御信号
Ｓ１７，Ｓ１８と第１、第２のフレーム同期回路１２
１，１２２からの第１、第２のフレーム同期はずれ信号
Ｓ１５，Ｓ１６とに基づいて、ビットアラインを行って
フレームデータＳ２０を生成するもので、例えば図２
（ｆ）に示すように、仮にビットアラインされたビット
パラレルのデータ信号Ｓ１２を入力すると、第１のフレ
ーム同期はずれ信号Ｓ１５または第２のフレーム同期は
ずれ信号Ｓ１６をトリガとして切り替える。これにより
フレーム同期はずれによるデータの欠落が回避される。
Ｓ１７，Ｓ１８と第１、第２のフレーム同期回路１２
１，１２２からの第１、第２のフレーム同期はずれ信号
Ｓ１５，Ｓ１６とに基づいて、ビットアラインを行って
フレームデータＳ２０を生成するもので、例えば図２
（ｆ）に示すように、仮にビットアラインされたビット
パラレルのデータ信号Ｓ１２を入力すると、第１のフレ
ーム同期はずれ信号Ｓ１５または第２のフレーム同期は
ずれ信号Ｓ１６をトリガとして切り替える。これにより
フレーム同期はずれによるデータの欠落が回避される。
【００１８】したがって、上記構成によるビットアライ
ン回路は、フレーム同期回路が２重化構成となってお
り、一方のフレーム同期回路１２１または１２２にフレ
ーム同期はずれが発生した場合、もう一方のフレーム同
期回路１２２または１２１がフレーム同期を確立して仮
のビットアラインを行うので、最大で後方保護段数区間
分のデータの欠落を回避できる。
ン回路は、フレーム同期回路が２重化構成となってお
り、一方のフレーム同期回路１２１または１２２にフレ
ーム同期はずれが発生した場合、もう一方のフレーム同
期回路１２２または１２１がフレーム同期を確立して仮
のビットアラインを行うので、最大で後方保護段数区間
分のデータの欠落を回避できる。
【００１９】尚、この発明は上記実施例に限定されるも
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００２０】
【発明の効果】以上述べたようにこの発明によれば、フ
レーム同期はずれが生じても、最大で後方保護段数区間
分のデータの欠落を回避できるビットアライン回路を提
供することができる。
レーム同期はずれが生じても、最大で後方保護段数区間
分のデータの欠落を回避できるビットアライン回路を提
供することができる。
【図１】この発明の一実施例によるビットアライン回路
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図２】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来のビットアライン回路の構成を示すブロッ
ク回路図である。
ク回路図である。
【図４】図３の回路動作を説明するためのタイミングチ
ャートである。
ャートである。
１ 直並列変換回路 ２ フレーム同期回路 ３ 選択回路 １１ 直並列変換回路 １２１ 第１のフレーム同期回路 １２２ 第２のフレーム同期回路 １３ 選択回路 Ｓ１，Ｓ１１ シリアルフレーム信号 Ｓ２，Ｓ１２ ビットパラレル信号 Ｓ３，Ｓ１７，Ｓ１８ 配列制御信号 Ｓ１３，Ｓ１４ 前方保護カウント指示信号 Ｓ１５，Ｓ１６ フレーム同期はずれ信号 Ｓ２０ フレームデータ
Claims (1)
- 【請求項１】 データ列中にフレーム同期ビットを有す
るシリアルフレーム信号を入力して複数ビットにパラレ
ル展開する直並列変換回路と、 それぞれ、前記ビットパラレル信号から前記フレーム同
期ビットを検出してフレーム同期を確立し、ビットパラ
レル信号をビットアラインする配列制御信号を生成する
手段、フレーム同期はずれ状態を検知してフレーム同期
はずれ信号を生成する手段、及び互いにフレーム同期が
はずれる前に前方保護段数カウント指示を行う手段を備
える第１及び第２のフレーム同期回路と、 前記第１及び第２のフレーム同期回路からの前記フレー
ム同期はずれ信号に応じてフレーム同期が確立されたフ
レーム同期回路を判別して、該判別したフレーム同期回
路からの配列制御信号に応じて前記直並列変換回路から
のビットパラレル信号をビットアラインしフレームデー
タを生成する選択回路とを具備することを特徴とするビ
ットアライン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150972A JPH0715427A (ja) | 1993-06-23 | 1993-06-23 | ビットアライン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150972A JPH0715427A (ja) | 1993-06-23 | 1993-06-23 | ビットアライン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715427A true JPH0715427A (ja) | 1995-01-17 |
Family
ID=15508472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150972A Withdrawn JPH0715427A (ja) | 1993-06-23 | 1993-06-23 | ビットアライン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701232B2 (en) | 2001-04-25 | 2004-03-02 | Fuji Jukogyo Kabushiki Kaisha | Vehicle management system |
| US6836710B2 (en) | 2001-04-26 | 2004-12-28 | Fuji Jukogyo Kabushiki Kaisha | Vehicle management system |
| US7236862B2 (en) | 2001-10-16 | 2007-06-26 | Keihin Corporation | Remote maintenance system |
-
1993
- 1993-06-23 JP JP5150972A patent/JPH0715427A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701232B2 (en) | 2001-04-25 | 2004-03-02 | Fuji Jukogyo Kabushiki Kaisha | Vehicle management system |
| US6836710B2 (en) | 2001-04-26 | 2004-12-28 | Fuji Jukogyo Kabushiki Kaisha | Vehicle management system |
| US7236862B2 (en) | 2001-10-16 | 2007-06-26 | Keihin Corporation | Remote maintenance system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |