JP2973682B2 - シリアルビット抽出回路 - Google Patents
シリアルビット抽出回路Info
- Publication number
- JP2973682B2 JP2973682B2 JP4023372A JP2337292A JP2973682B2 JP 2973682 B2 JP2973682 B2 JP 2973682B2 JP 4023372 A JP4023372 A JP 4023372A JP 2337292 A JP2337292 A JP 2337292A JP 2973682 B2 JP2973682 B2 JP 2973682B2
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- Japan
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- data
- bit
- output
- extracting
- circuit
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- Expired - Lifetime
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- Synchronizing For Television (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重化されたマ
ルチフレームのシリアルデータから、特定ビットを抽出
するための、シリアルビット抽出回路に関するものであ
る。
ルチフレームのシリアルデータから、特定ビットを抽出
するための、シリアルビット抽出回路に関するものであ
る。
【０００２】
【従来の技術】従来、時分割多重伝送における複数のフ
レームからなるマルチフレームの各タイムスロットか
ら、特定のビットを抽出するシリアルビット抽出回路で
は、抽出しようとする異なる種類のフレームのフレーム
数分のカウンタを設け、一定の周期でマルチフレームの
シリアルビットを計数して特定のビットを抽出し、抽出
したビットをフレームフォーマットのデータの形式に変
換して出力していた。例えば、３マルチフレームの場合
には、２個のカウンタを設け、３２マルチフレームの場
合には、３１個のカウンタを設けて、特定ビットの抽出
を行っていた。
レームからなるマルチフレームの各タイムスロットか
ら、特定のビットを抽出するシリアルビット抽出回路で
は、抽出しようとする異なる種類のフレームのフレーム
数分のカウンタを設け、一定の周期でマルチフレームの
シリアルビットを計数して特定のビットを抽出し、抽出
したビットをフレームフォーマットのデータの形式に変
換して出力していた。例えば、３マルチフレームの場合
には、２個のカウンタを設け、３２マルチフレームの場
合には、３１個のカウンタを設けて、特定ビットの抽出
を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
シリアルビット抽出回路では、抽出しようとするフレー
ムの数が多くなると、カウンタを多く設けねばならず、
回路の規模が大きくなるという問題があった。
シリアルビット抽出回路では、抽出しようとするフレー
ムの数が多くなると、カウンタを多く設けねばならず、
回路の規模が大きくなるという問題があった。
【０００４】本発明の目的は上記問題を解決するもので
あり、単一の計数手段（カウンタ）でマルチフレームの
異なるフレームの所定のビットを抽出する抽出クロック
信号を生成することにより、回路規模が小さい優れたシ
リアルビット抽出回路を提供することにある。
あり、単一の計数手段（カウンタ）でマルチフレームの
異なるフレームの所定のビットを抽出する抽出クロック
信号を生成することにより、回路規模が小さい優れたシ
リアルビット抽出回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明では上記目的を達
成するために、時分割多重化されたマルチフレームのシ
リアルデータの異なる種類のフレームのタイムスロット
の各々から所定のビットを抽出クロック信号に応じて抽
出する複数のデータ抽出手段と、当該データ抽出手段か
ら得られる前記所定ビットのビットデータを出力クロッ
ク信号に応じて出力すると共に、当該ビットデータが確
立しているか否かを、所定のフレームの間監視して認識
し、確立している場合には前記ビットデータおよび出力
許可を示す同期確立信号を出力する前記データ抽出手段
の各々に対応する複数のデータ保護手段と、前記シリア
ルデータのビットに同期したクロックパルスより、前記
複数のデータ抽出手段のそれぞれに供給する複数の前記
抽出クロック信号と前記複数のデータ保護手段のそれぞ
れに供給する前記出力クロック信号とを生成する単一の
計数手段と、前記同期確立信号が出力許可を示している
ときに、前記データ保護手段から得られるビットデータ
を１のタイムスロットの全てのビットデータとして出力
する前記データ保護手段の各々に対応する複数のデータ
出力手段と、を備えた構成となっている。
成するために、時分割多重化されたマルチフレームのシ
リアルデータの異なる種類のフレームのタイムスロット
の各々から所定のビットを抽出クロック信号に応じて抽
出する複数のデータ抽出手段と、当該データ抽出手段か
ら得られる前記所定ビットのビットデータを出力クロッ
ク信号に応じて出力すると共に、当該ビットデータが確
立しているか否かを、所定のフレームの間監視して認識
し、確立している場合には前記ビットデータおよび出力
許可を示す同期確立信号を出力する前記データ抽出手段
の各々に対応する複数のデータ保護手段と、前記シリア
ルデータのビットに同期したクロックパルスより、前記
複数のデータ抽出手段のそれぞれに供給する複数の前記
抽出クロック信号と前記複数のデータ保護手段のそれぞ
れに供給する前記出力クロック信号とを生成する単一の
計数手段と、前記同期確立信号が出力許可を示している
ときに、前記データ保護手段から得られるビットデータ
を１のタイムスロットの全てのビットデータとして出力
する前記データ保護手段の各々に対応する複数のデータ
出力手段と、を備えた構成となっている。
【０００６】
【作用】本発明によれば、単一の計数手段により複数の
抽出クロック信号を生成して、マルチフレームの異なる
種類のフレームのタイムスロットの各々から、所定のビ
ットを抽出する。
抽出クロック信号を生成して、マルチフレームの異なる
種類のフレームのタイムスロットの各々から、所定のビ
ットを抽出する。
【０００７】
【実施例】以下、本発明の実施例を図を参照して詳細に
説明する。本実施例では、１フレームが３２タイムスロ
ット（以下、ＴＳという。各ＴＳは８ビット構成であ
る。）に分割された３フレーム構成のマルチフレームに
ついて述べる。入力される３つのフレームは、第１、第
２および第３のフレーム（以下、１Ｆ、２Ｆおよび３Ｆ
という）の順となっている。
説明する。本実施例では、１フレームが３２タイムスロ
ット（以下、ＴＳという。各ＴＳは８ビット構成であ
る。）に分割された３フレーム構成のマルチフレームに
ついて述べる。入力される３つのフレームは、第１、第
２および第３のフレーム（以下、１Ｆ、２Ｆおよび３Ｆ
という）の順となっている。
【０００８】図１は本発明の実施例のシリアルビット抽
出回路の構成を示すブロック図である。図１において、
１は入力される１Ｆ、２Ｆおよび３Ｆの３マルチフレー
ムのシリアルデータＤＴから、２Ｆの所定のビットを抽
出用のクロック信号に応じて抽出するデータ抽出手段と
してのデータ抽出部である。２はデータ抽出部１で抽出
されたビットデータを監視して、出力用のクロック信号
に応じて正常なビットデータを出力すると共に、同期確
立信号を出力するデータ監視手段としてのデータ保護回
路である。３はシリアルデータＤＴの各フレームに同期
したフレームパルスＦＰ、およびシリアルデータＤＴの
ビットに同期したクロックパルスを入力として、複数の
クロック信号を生成する計数手段としてのカウンタであ
る。４および５は、３Ｆの所定ビットを抽出するデータ
抽出部（データ抽出手段）およびそのビットデータを監
視するデータ保護回路（データ監視手段）である。な
お、カウンタ３からは、抽出用のクロック信号ＣＬＫ０
およびＣＬＫ１がそれぞれデータ抽出部１および４に供
給され、データ保護回路２および５にはビットデータ出
力用のクロック信号ＣＬＫ２が供給される。
出回路の構成を示すブロック図である。図１において、
１は入力される１Ｆ、２Ｆおよび３Ｆの３マルチフレー
ムのシリアルデータＤＴから、２Ｆの所定のビットを抽
出用のクロック信号に応じて抽出するデータ抽出手段と
してのデータ抽出部である。２はデータ抽出部１で抽出
されたビットデータを監視して、出力用のクロック信号
に応じて正常なビットデータを出力すると共に、同期確
立信号を出力するデータ監視手段としてのデータ保護回
路である。３はシリアルデータＤＴの各フレームに同期
したフレームパルスＦＰ、およびシリアルデータＤＴの
ビットに同期したクロックパルスを入力として、複数の
クロック信号を生成する計数手段としてのカウンタであ
る。４および５は、３Ｆの所定ビットを抽出するデータ
抽出部（データ抽出手段）およびそのビットデータを監
視するデータ保護回路（データ監視手段）である。な
お、カウンタ３からは、抽出用のクロック信号ＣＬＫ０
およびＣＬＫ１がそれぞれデータ抽出部１および４に供
給され、データ保護回路２および５にはビットデータ出
力用のクロック信号ＣＬＫ２が供給される。
【０００９】６はデータ保護回路２から出力された２Ｆ
のビットデータを、保持用のクロック信号に応じて、該
当するＴＳ番号の保持情報として保持するデータ保持回
路である。７はデータ保持回路６に保持されている保持
データを同期用のクロック信号と比較して同期をとる比
較回路である。８は比較回路７からのビットデータを同
一ビットの８ビット長データＤＴＡに変換して出力する
出力バッファ回路である。上記データ保持回路６、比較
回路７および出力バッファ回路８でデータ出力手段を構
成する。
のビットデータを、保持用のクロック信号に応じて、該
当するＴＳ番号の保持情報として保持するデータ保持回
路である。７はデータ保持回路６に保持されている保持
データを同期用のクロック信号と比較して同期をとる比
較回路である。８は比較回路７からのビットデータを同
一ビットの８ビット長データＤＴＡに変換して出力する
出力バッファ回路である。上記データ保持回路６、比較
回路７および出力バッファ回路８でデータ出力手段を構
成する。
【００１０】９は入力されるフレームパルスＦＰおよび
クロックパルスＣＬＫより、保持用のクロック信号ＣＬ
Ｋ３を生成するカウンタである。同様に、１０は入力さ
れるフレームパルスＦＰおよびクロックパルスＣＫよ
り、同期用のクロック信号ＣＬＫ４を生成するカウンタ
である。
クロックパルスＣＬＫより、保持用のクロック信号ＣＬ
Ｋ３を生成するカウンタである。同様に、１０は入力さ
れるフレームパルスＦＰおよびクロックパルスＣＫよ
り、同期用のクロック信号ＣＬＫ４を生成するカウンタ
である。
【００１１】また、１１はデータ保護回路５からの３Ｆ
のビットデータを、クロック信号ＣＬＫ３に応じて保持
するデータ保持回路である。１２はデータ保持回路１１
に保持されている保持データを、クロック信号ＣＬＫ４
と比較して同期をとる比較回路である。１３は比較回路
１２からのビットデータを、８ビット長データＤＴＢに
変換して出力する出力バッファ回路であり、データ保持
回路１１および比較回路１２と共にデータ出力手段を構
成する。
のビットデータを、クロック信号ＣＬＫ３に応じて保持
するデータ保持回路である。１２はデータ保持回路１１
に保持されている保持データを、クロック信号ＣＬＫ４
と比較して同期をとる比較回路である。１３は比較回路
１２からのビットデータを、８ビット長データＤＴＢに
変換して出力する出力バッファ回路であり、データ保持
回路１１および比較回路１２と共にデータ出力手段を構
成する。
【００１２】次に、上記実施例の構成の動作について、
図２の入力信号および内部信号のフォーマット、並びに
図３の出力信号のフォーマットのタイミングチャートを
参照し、図１に示す構成の回路に入力される信号、およ
びその回路から出力される信号に基づいて説明する。
図２の入力信号および内部信号のフォーマット、並びに
図３の出力信号のフォーマットのタイミングチャートを
参照し、図１に示す構成の回路に入力される信号、およ
びその回路から出力される信号に基づいて説明する。
【００１３】図２（ａ）および（ｂ）は、カウンタ３、
９および１０に入力されるフレームパルスＦＰおよびク
ロックパルスＣＫである。図２（ｃ）は、データ抽出部
１および４に入力されるシリアルデータＤＴである。デ
ータ抽出部１で抽出される所定のビットは、２Ｆの各Ｔ
Ｓ（ＴＳ１〜ＴＳ３２）の３ビット目のビットデータＤ
Ａ０であり、データ抽出部４で抽出される所定のビット
は、３Ｆの各ＴＳ（ＴＳ１〜ＴＳ３２）の３ビット目の
ビットデータＤＢ０である。カウンタ３からは上記抽出
のために、２Ｆのフレームの期間はＤＡ０を抽出するク
ロック信号ＣＬＫ０を抽出部１に供給し、３Ｆのフレー
ムの期間はＤＢ０を抽出するクロック信号ＣＬＫ１をデ
ータ抽出部１に供給する。図２（ｄ）にクロック信号Ｃ
ＬＫ０およびＣＬＫ１のタイミングチャートを示す。
９および１０に入力されるフレームパルスＦＰおよびク
ロックパルスＣＫである。図２（ｃ）は、データ抽出部
１および４に入力されるシリアルデータＤＴである。デ
ータ抽出部１で抽出される所定のビットは、２Ｆの各Ｔ
Ｓ（ＴＳ１〜ＴＳ３２）の３ビット目のビットデータＤ
Ａ０であり、データ抽出部４で抽出される所定のビット
は、３Ｆの各ＴＳ（ＴＳ１〜ＴＳ３２）の３ビット目の
ビットデータＤＢ０である。カウンタ３からは上記抽出
のために、２Ｆのフレームの期間はＤＡ０を抽出するク
ロック信号ＣＬＫ０を抽出部１に供給し、３Ｆのフレー
ムの期間はＤＢ０を抽出するクロック信号ＣＬＫ１をデ
ータ抽出部１に供給する。図２（ｄ）にクロック信号Ｃ
ＬＫ０およびＣＬＫ１のタイミングチャートを示す。
【００１４】データ抽出部１および４で抽出されたＤＡ
０およびＤＢ０は、それぞれデータ保護回路２および５
で、数フレーム間ＤＡ０およびＤＢ０が確立されている
か否かが監視され、確立されている場合には正常と判断
され、データ保持回路６および１１に保持される。その
後、比較回路７および１２でそれぞれクロック信号ＣＬ
Ｋ４と同期がとられる。そして、出力バッファ回路８お
よび１３で変換されて、３２ＴＳの８ビット長データＤ
ＴＡ（ＤＡ１〜ＤＡ３２）およびＤＴＢ（ＤＢ１〜ＤＢ
３２）が出力される。この出力の際に、データ保護回路
２および５から出力バッファ回路８および１３に、出力
許可を示す同期確立信号が与えられている。図３（ｂ）
および（ｃ）にＤＴＡおよびＤＴＢのタイミングチャー
トを示す。
０およびＤＢ０は、それぞれデータ保護回路２および５
で、数フレーム間ＤＡ０およびＤＢ０が確立されている
か否かが監視され、確立されている場合には正常と判断
され、データ保持回路６および１１に保持される。その
後、比較回路７および１２でそれぞれクロック信号ＣＬ
Ｋ４と同期がとられる。そして、出力バッファ回路８お
よび１３で変換されて、３２ＴＳの８ビット長データＤ
ＴＡ（ＤＡ１〜ＤＡ３２）およびＤＴＢ（ＤＢ１〜ＤＢ
３２）が出力される。この出力の際に、データ保護回路
２および５から出力バッファ回路８および１３に、出力
許可を示す同期確立信号が与えられている。図３（ｂ）
および（ｃ）にＤＴＡおよびＤＴＢのタイミングチャー
トを示す。
【００１５】なお、上記実施例においては、３フレーム
構成のマルチフレームについて記載したが、入力される
シリアルデータがさらに多くの、例えば３２マルチフレ
ームの場合にも、抽出用およびビットデータ出力用のク
ロック信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２を生成するカ
ウンタは１個で共用することができる。
構成のマルチフレームについて記載したが、入力される
シリアルデータがさらに多くの、例えば３２マルチフレ
ームの場合にも、抽出用およびビットデータ出力用のク
ロック信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２を生成するカ
ウンタは１個で共用することができる。
【００１６】
【発明の効果】このように、本発明によれば、マルチフ
レームの各タイムスロットの所定のビットを抽出するの
に、１個の計数手段のみで対応することができるので、
小規模な回路構成が実現でき、シリアルビット抽出回路
を使用する装置の小型化およびそのコスト低減に効果が
ある。
レームの各タイムスロットの所定のビットを抽出するの
に、１個の計数手段のみで対応することができるので、
小規模な回路構成が実現でき、シリアルビット抽出回路
を使用する装置の小型化およびそのコスト低減に効果が
ある。
【図１】本発明のシリアルビット抽出回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】本実施例における入力信号および内部信号のフ
ォーマットの図である。
ォーマットの図である。
【図３】本実施例における出力信号のフォーマットの図
である。
である。
【符号の説明】１，４ データ抽出部 ２，５ データ保護回路 ３，９，１０ カウンタ ６，１１ データ保持回路 ７，１２ 比較回路 ８，１３ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08
Claims (1)
- 【請求項１】 時分割多重化されたマルチフレームのシ
リアルデータの異なる種類のフレームのタイムスロット
の各々から所定のビットを抽出クロック信号に応じて抽
出する複数のデータ抽出手段と、当該データ抽出手段から得られる前記所定ビットのビッ
トデータを出力クロック信号に応じて出力すると共に、
当該ビットデータが確立しているか否かを、所定のフレ
ームの間監視して認識し、確立している場合には前記ビ
ットデータおよび出力許可を示す同期確立信号を出力す
る前記データ抽出手段の各々に対応する複数のデータ保
護手段と、 前記シリアルデータのビットに同期したクロックパルス
より、前記複数のデータ抽出手段のそれぞれに供給する
複数の前記抽出クロック信号と前記複数のデータ保護手
段のそれぞれに供給する前記出力クロック信号とを生成
する単一の計数手段と、 前記同期確立信号が出力許可を示しているときに、前記
データ保護手段から得られるビットデータを１のタイム
スロットの全てのビットデータとして出力する前記デー
タ保護手段の各々に対応する複数のデータ出力手段と、 を備えたことを特徴とするシリアルビット抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023372A JP2973682B2 (ja) | 1992-01-14 | 1992-01-14 | シリアルビット抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023372A JP2973682B2 (ja) | 1992-01-14 | 1992-01-14 | シリアルビット抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207004A JPH05207004A (ja) | 1993-08-13 |
| JP2973682B2 true JP2973682B2 (ja) | 1999-11-08 |
Family
ID=12108720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023372A Expired - Lifetime JP2973682B2 (ja) | 1992-01-14 | 1992-01-14 | シリアルビット抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973682B2 (ja) |
-
1992
- 1992-01-14 JP JP4023372A patent/JP2973682B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05207004A (ja) | 1993-08-13 |
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