JPH03188723A - 網同期クロック選択方式 - Google Patents
網同期クロック選択方式Info
- Publication number
- JPH03188723A JPH03188723A JP1328842A JP32884289A JPH03188723A JP H03188723 A JPH03188723 A JP H03188723A JP 1328842 A JP1328842 A JP 1328842A JP 32884289 A JP32884289 A JP 32884289A JP H03188723 A JPH03188723 A JP H03188723A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- ram
- selection
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010187 selection method Methods 0.000 claims description 6
- 238000000605 extraction Methods 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は網同期機能を有する時分割多重化装置の網同期
クロック選択方式に関し、特に網同期クロックの選択に
優先順位をつけて運用することが必要なネットワークに
有効な網同期クロック選択方式に関する。
クロック選択方式に関し、特に網同期クロックの選択に
優先順位をつけて運用することが必要なネットワークに
有効な網同期クロック選択方式に関する。
従来、この種の網同期クロック選択方式はラインインタ
フェース部の実装及びラインインタフェース部と同期ク
ロック選択部との接続で選択順位が固定となる。
フェース部の実装及びラインインタフェース部と同期ク
ロック選択部との接続で選択順位が固定となる。
上述した従来の網同期クロック選択方式においては、シ
ステム建設時に設定されるクロック選択の優先順位が固
定となる為、システムの部分的な変更が有ってクロック
選択順位を変更したい場合、ラインインタフェース部の
実装変更及びラインインタフェース部と網同期クロック
選択部との接続変更等が必要になる。
ステム建設時に設定されるクロック選択の優先順位が固
定となる為、システムの部分的な変更が有ってクロック
選択順位を変更したい場合、ラインインタフェース部の
実装変更及びラインインタフェース部と網同期クロック
選択部との接続変更等が必要になる。
本発明の網同期クロック選択方式は複数の回線からのク
ロックに網同期可能な時分割多重化装置において、前記
複数の回線のそれぞれを収容それぞれクロックを抽出す
る手段を有する複数のインタフエース部を備え、前記複
数のインタフェース部で抽出されたクロックを選択する
網同期クロック選択部にクロック選択順位を変更可能に
記憶する手段を有する。
ロックに網同期可能な時分割多重化装置において、前記
複数の回線のそれぞれを収容それぞれクロックを抽出す
る手段を有する複数のインタフエース部を備え、前記複
数のインタフェース部で抽出されたクロックを選択する
網同期クロック選択部にクロック選択順位を変更可能に
記憶する手段を有する。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、複数のラ
インインタフェース部ｌはそれぞれラインからのクロッ
クをクロック抽出回路３により抽出し、網同期クロック
選択部２へ抽出したクロックを送る。網同期クロック選
択部２のＲＡＭ回路７にはアドレスの小さい順にクロッ
ク選択の順位が高いラインの番号を設定しておく。選択
回路４はＲＡＭ回路７から出力されるライン番号に従い
そのラインのクロックを選択する。クロック断検出回路
５は選択されたクロックの断が検出されると、カウンタ
回路６へ信号を送り計数値を１つ上げさせる。カウンタ
回路６の出力はＲＡＭ回路７のアドレスを制御するＲＡ
Ｍアドレス制御回路８に接続されており、ＲＡＭ回路７
からは次の優先順位のライン番号が出力され、選択回路
４によりＲＡＭ回路７に設定された順位に従って次の優
先順位のラインからのクロックが選択される。ＲＡＭ回
路７に対するライン番号の書き込み及び読み出しは装置
制御部（図示省略）よりＲＡＭ読出・書込制御回路９を
介して行なわれる。ＲＡＭ回路７に対する書き込み、読
み出し時、ＲＡＭアドレス制御回路８及びＲＡＭデータ
制御回路１０によりアドレス及びデータの切り替えを行
なう。また、ＲＡＭ回路７に対する書き込み、読み出し
時、選択回路４へのデータはカウンタ回路６からのアレ
トスデータを保持しておき、装置制御部からの書き込み
、読み出しデータに置き替わらないようにしている為、
ＲＡＭデータの内容変更は任意に可能である。
インインタフェース部ｌはそれぞれラインからのクロッ
クをクロック抽出回路３により抽出し、網同期クロック
選択部２へ抽出したクロックを送る。網同期クロック選
択部２のＲＡＭ回路７にはアドレスの小さい順にクロッ
ク選択の順位が高いラインの番号を設定しておく。選択
回路４はＲＡＭ回路７から出力されるライン番号に従い
そのラインのクロックを選択する。クロック断検出回路
５は選択されたクロックの断が検出されると、カウンタ
回路６へ信号を送り計数値を１つ上げさせる。カウンタ
回路６の出力はＲＡＭ回路７のアドレスを制御するＲＡ
Ｍアドレス制御回路８に接続されており、ＲＡＭ回路７
からは次の優先順位のライン番号が出力され、選択回路
４によりＲＡＭ回路７に設定された順位に従って次の優
先順位のラインからのクロックが選択される。ＲＡＭ回
路７に対するライン番号の書き込み及び読み出しは装置
制御部（図示省略）よりＲＡＭ読出・書込制御回路９を
介して行なわれる。ＲＡＭ回路７に対する書き込み、読
み出し時、ＲＡＭアドレス制御回路８及びＲＡＭデータ
制御回路１０によりアドレス及びデータの切り替えを行
なう。また、ＲＡＭ回路７に対する書き込み、読み出し
時、選択回路４へのデータはカウンタ回路６からのアレ
トスデータを保持しておき、装置制御部からの書き込み
、読み出しデータに置き替わらないようにしている為、
ＲＡＭデータの内容変更は任意に可能である。
以上説明したように本発明によれば、網同期クロックの
選択の優先順位を容易に変更することができる。
選択の優先順位を容易に変更することができる。
第１図は本発明の一実施例を示す構成図である。
１・・・・・・ラインインタフェース部、２・・・・・
・網同期クロック選択部、３・・・・・・クロック抽出
回路、４・・・・・・選択回路、５・・・・・・クロッ
ク断検出回路、６・・・・・・カウンタ回路、７・・・
・・・ＲＡＭ回路、８・・・・・・ＲＡＭアドレス制御
回路、９・・・・・・ＲＡＭ読出・書込制御回路、１０
・・・・・・ＲＡＭデータ制御回路。
・網同期クロック選択部、３・・・・・・クロック抽出
回路、４・・・・・・選択回路、５・・・・・・クロッ
ク断検出回路、６・・・・・・カウンタ回路、７・・・
・・・ＲＡＭ回路、８・・・・・・ＲＡＭアドレス制御
回路、９・・・・・・ＲＡＭ読出・書込制御回路、１０
・・・・・・ＲＡＭデータ制御回路。
Claims (1)
- 複数の回線からのクロックに網同期可能な時分割多重
化装置において、前記複数の回線のそれぞれを収容しそ
れぞれクロックを抽出する手段を有する複数のインタフ
ェース部を備え、前記複数のインタフェース部で抽出さ
れたクロックを選択する網同期クロック選択部にクロッ
ク選択順位を変更可能に記憶する手段を有することを特
徴とする網同期クロック選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328842A JPH03188723A (ja) | 1989-12-18 | 1989-12-18 | 網同期クロック選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328842A JPH03188723A (ja) | 1989-12-18 | 1989-12-18 | 網同期クロック選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188723A true JPH03188723A (ja) | 1991-08-16 |
Family
ID=18214696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328842A Pending JPH03188723A (ja) | 1989-12-18 | 1989-12-18 | 網同期クロック選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001015389A1 (fr) * | 1999-08-20 | 2001-03-01 | Fujitsu Limited | Procede de reglage d'horloge, dispositif de communication utilisant ce procede et systeme de communication |
-
1989
- 1989-12-18 JP JP1328842A patent/JPH03188723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001015389A1 (fr) * | 1999-08-20 | 2001-03-01 | Fujitsu Limited | Procede de reglage d'horloge, dispositif de communication utilisant ce procede et systeme de communication |
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