JP2735437B2 - 無瞬断切替装置 - Google Patents
無瞬断切替装置Info
- Publication number
- JP2735437B2 JP2735437B2 JP4208647A JP20864792A JP2735437B2 JP 2735437 B2 JP2735437 B2 JP 2735437B2 JP 4208647 A JP4208647 A JP 4208647A JP 20864792 A JP20864792 A JP 20864792A JP 2735437 B2 JP2735437 B2 JP 2735437B2
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- JP
- Japan
- Prior art keywords
- main signal
- frame pulse
- signal
- circuit
- frame
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は無瞬断切替装置に関し、
特に時分割多重装置などに用いられ、２つの主信号を入
力し無瞬断で切替えて一方を選択するための無瞬断切替
装置に関する。
特に時分割多重装置などに用いられ、２つの主信号を入
力し無瞬断で切替えて一方を選択するための無瞬断切替
装置に関する。
【０００２】
【従来の技術】従来、この種の無瞬断切替装置は、図２
に示す構成をしている。
に示す構成をしている。
【０００３】主信号Ａ１１１及び主信号Ｂ１１２を書込
むメモリ回路Ａ１１及びメモリ回路Ｂ１２と、主信号Ａ
１１１及び主信号Ｂ１１２に対するマルチフレームパル
スを検出するマルチフレーム検出回路Ａ２１及びマルチ
フレーム検出回路Ｂ２２と、検出されたマルチフレーム
パルスＡ１１６及びマルチフレームパルスＢ１１７をト
リガに、主信号をメモリ回路に書き込むためのアドレス
を生成する書込カウンタＡ３１及び書込カウンタＢ３２
と、挿入遅延設定信号１２０により設定される挿入遅延
量ＴをマルチフレームパルスＡ１１６に添加する遅延回
路８と、遅延されたマルチフレームパルスＣ１２１と主
信号をメモリ回路から読出すフレーム位相を示すフレー
ムパルス１１５とにより、読出マルチフレームパルス１
２２を生成するマルチフレームパルス生成回路５と、読
出マルチフレームパルス１２２をトリガにして主信号を
メモリ回路Ａ１１及びメモリ回路Ｂ１２から読み出すた
めの読出アドレスを生成する読出カウンタ６と、メモリ
回路Ａ１１から読み出される主信号とメモリ回路Ｂ１２
から読み出される主信号とを切替信号１１４により出力
信号１１３を選択する選択回路７から構成される。
むメモリ回路Ａ１１及びメモリ回路Ｂ１２と、主信号Ａ
１１１及び主信号Ｂ１１２に対するマルチフレームパル
スを検出するマルチフレーム検出回路Ａ２１及びマルチ
フレーム検出回路Ｂ２２と、検出されたマルチフレーム
パルスＡ１１６及びマルチフレームパルスＢ１１７をト
リガに、主信号をメモリ回路に書き込むためのアドレス
を生成する書込カウンタＡ３１及び書込カウンタＢ３２
と、挿入遅延設定信号１２０により設定される挿入遅延
量ＴをマルチフレームパルスＡ１１６に添加する遅延回
路８と、遅延されたマルチフレームパルスＣ１２１と主
信号をメモリ回路から読出すフレーム位相を示すフレー
ムパルス１１５とにより、読出マルチフレームパルス１
２２を生成するマルチフレームパルス生成回路５と、読
出マルチフレームパルス１２２をトリガにして主信号を
メモリ回路Ａ１１及びメモリ回路Ｂ１２から読み出すた
めの読出アドレスを生成する読出カウンタ６と、メモリ
回路Ａ１１から読み出される主信号とメモリ回路Ｂ１２
から読み出される主信号とを切替信号１１４により出力
信号１１３を選択する選択回路７から構成される。
【０００４】この時の外部設定される挿入遅延量（Ｔ）
は、主信号Ｂ１１２の絶対遅延量より遅れている位相に
設定されることにより、メモリ回路から読み出された２
つの主信号の絶対遅延量は合わされ、選択回路７を制御
することで主信号にエラーを与えることなく切り替えを
実行する。
は、主信号Ｂ１１２の絶対遅延量より遅れている位相に
設定されることにより、メモリ回路から読み出された２
つの主信号の絶対遅延量は合わされ、選択回路７を制御
することで主信号にエラーを与えることなく切り替えを
実行する。
【０００５】図４は図３における読出マルチフレームパ
ルス生成までの動作を示すタイミングチャートである。
マルチフレームパルスＢ１１７の方がマルチフレームパ
ルスＡ１１６より絶対遅延量が大きい場合を示し、マル
チフレームパルスＣ１２１の外部で設定される挿入遅延
量Ｔはこの両者の絶対遅延量の差をカバーする範囲であ
らかじめ決められている。遅延回路８はマルチフレーム
パルスＡ１１６より挿入遅延量Ｔだけ遅れたマルチフレ
ームパルスＣ１２１を出力しマルチフレームパルス生成
回路５はこのマルチフレームパルスＣ１２１を入力し最
初のフレームパルスを出力することにより読出フレーム
パルス１２２を生成する。読出カウンタ６はこれを読出
アドレスに変換しメモリ回路Ａ１１とメモリ回路Ｂ１２
とに入力する。各メモリ回路はこれによりメモリされて
いる主信号をそれぞれ同時に読出し両者の絶対遅延量を
合わせる。
ルス生成までの動作を示すタイミングチャートである。
マルチフレームパルスＢ１１７の方がマルチフレームパ
ルスＡ１１６より絶対遅延量が大きい場合を示し、マル
チフレームパルスＣ１２１の外部で設定される挿入遅延
量Ｔはこの両者の絶対遅延量の差をカバーする範囲であ
らかじめ決められている。遅延回路８はマルチフレーム
パルスＡ１１６より挿入遅延量Ｔだけ遅れたマルチフレ
ームパルスＣ１２１を出力しマルチフレームパルス生成
回路５はこのマルチフレームパルスＣ１２１を入力し最
初のフレームパルスを出力することにより読出フレーム
パルス１２２を生成する。読出カウンタ６はこれを読出
アドレスに変換しメモリ回路Ａ１１とメモリ回路Ｂ１２
とに入力する。各メモリ回路はこれによりメモリされて
いる主信号をそれぞれ同時に読出し両者の絶対遅延量を
合わせる。
【０００６】
【発明が解決しようとする課題】このように従来の無瞬
断切替装置では、位相合わせの為の挿入遅延量の設定を
あらかじめ余裕をみた固定の値としているので、主信号
の遅延差が小さな場合でも不要な大きな遅延量を与えて
しまうという問題がある。
断切替装置では、位相合わせの為の挿入遅延量の設定を
あらかじめ余裕をみた固定の値としているので、主信号
の遅延差が小さな場合でも不要な大きな遅延量を与えて
しまうという問題がある。
【０００７】
【課題を解決するための手段】本発明の無瞬断切替装置
は、絶対遅延量の差がマルチフレームの範囲内にある主
信号Ａと主信号Ｂとをそれぞれ書込み一時メモリするメ
モリ回路Ａ及びメモリ回路Ｂと、前記主信号Ａ及び前記
主信号Ｂのマルチフレームの先頭を示すマルチフレーム
パルスＡ及びマルチフレームパルスＢをそれぞれ検出す
るマルチフレームパルス検出回路Ａ及びマルチフレーム
パルス検出回路Ｂと、前記マルチフレームパルスＡ及び
前記マルチフレームパルスＢをそれぞれトリガにして前
記メモリ回路Ａ及びメモリ回路Ｂへ書込アドレスＡ及び
書込アドレスＢをそれぞれ出力する書込カウンタＡ及び
書込カウンタＢと、前記マルチフレームパルスＡと前記
マルチフレームパルスＢとを入力し絶対遅延量の多い方
を選択する遅延信号選択回路と、フレームパルスを入力
し前記遅延信号選択回路の出力信号により読出用のマル
チフレームパルスＣを生成するマルチフレームパルス生
成回路と、前記マルチフレームパルスＣをトリガにして
前記メモリ回路Ａ及びメモリ回路Ｂからメモリされた前
記主信号Ａ及び主信号Ｂをそれぞれ読出すための読出ア
ドレス信号を出力する読出カウンタと、前記メモリ回路
Ａから読出される主信号Ａとメモリ回路Ｂから読出され
る主信号Ｂとを切替信号により一方を選択する選択回路
とを備えている。
は、絶対遅延量の差がマルチフレームの範囲内にある主
信号Ａと主信号Ｂとをそれぞれ書込み一時メモリするメ
モリ回路Ａ及びメモリ回路Ｂと、前記主信号Ａ及び前記
主信号Ｂのマルチフレームの先頭を示すマルチフレーム
パルスＡ及びマルチフレームパルスＢをそれぞれ検出す
るマルチフレームパルス検出回路Ａ及びマルチフレーム
パルス検出回路Ｂと、前記マルチフレームパルスＡ及び
前記マルチフレームパルスＢをそれぞれトリガにして前
記メモリ回路Ａ及びメモリ回路Ｂへ書込アドレスＡ及び
書込アドレスＢをそれぞれ出力する書込カウンタＡ及び
書込カウンタＢと、前記マルチフレームパルスＡと前記
マルチフレームパルスＢとを入力し絶対遅延量の多い方
を選択する遅延信号選択回路と、フレームパルスを入力
し前記遅延信号選択回路の出力信号により読出用のマル
チフレームパルスＣを生成するマルチフレームパルス生
成回路と、前記マルチフレームパルスＣをトリガにして
前記メモリ回路Ａ及びメモリ回路Ｂからメモリされた前
記主信号Ａ及び主信号Ｂをそれぞれ読出すための読出ア
ドレス信号を出力する読出カウンタと、前記メモリ回路
Ａから読出される主信号Ａとメモリ回路Ｂから読出され
る主信号Ｂとを切替信号により一方を選択する選択回路
とを備えている。
【０００８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。図１は本実施例を示すブロック図であ
る。主信号Ａ１１１及び主信号Ｂ１１２を書込むメモリ
回路Ａ１１及びメモリ回路Ｂ１２と、２つの主信号に対
するマルチフレームパルスを検出するマルチフレームパ
ルス検出回路Ａ２１及びマルチフレームパルス検出回路
Ｂ２２と、検出されたマルチフレームパルスＡ１１６及
びマルチフレームパルスＢ１１７をトリガに、主信号を
メモリ回路に書込むためのアドレスＡ及びアドレスＢを
生成する書込カウンタＡ３１及び書込カウンタＢ３２
と、２つのマルチフレームパルスを比較して絶対遅延量
の多い信号を選択する遅延信号選択回路４と、遅延信号
選択回路４で選択されたマルチフレームパルスＣ１１８
と読出位相を示すフレームパルス１５により、最小遅延
量の読出マルチフレームパルス１１９を生成するマルチ
フレームパルス生成回路５と、読出マルチフレームパル
ス１１９をトリガにして主信号をメモリ回路から読み出
すための読出アドレスを生成する読出カウンタ６と、メ
モリ回路Ａから読出される主信号とメモリ回路Ｂから読
出される主信号から切替信号１１４により出力信号１１
３を選択する選択回路７から構成される。
して説明する。図１は本実施例を示すブロック図であ
る。主信号Ａ１１１及び主信号Ｂ１１２を書込むメモリ
回路Ａ１１及びメモリ回路Ｂ１２と、２つの主信号に対
するマルチフレームパルスを検出するマルチフレームパ
ルス検出回路Ａ２１及びマルチフレームパルス検出回路
Ｂ２２と、検出されたマルチフレームパルスＡ１１６及
びマルチフレームパルスＢ１１７をトリガに、主信号を
メモリ回路に書込むためのアドレスＡ及びアドレスＢを
生成する書込カウンタＡ３１及び書込カウンタＢ３２
と、２つのマルチフレームパルスを比較して絶対遅延量
の多い信号を選択する遅延信号選択回路４と、遅延信号
選択回路４で選択されたマルチフレームパルスＣ１１８
と読出位相を示すフレームパルス１５により、最小遅延
量の読出マルチフレームパルス１１９を生成するマルチ
フレームパルス生成回路５と、読出マルチフレームパル
ス１１９をトリガにして主信号をメモリ回路から読み出
すための読出アドレスを生成する読出カウンタ６と、メ
モリ回路Ａから読出される主信号とメモリ回路Ｂから読
出される主信号から切替信号１１４により出力信号１１
３を選択する選択回路７から構成される。
【０００９】次に本発明の動作について、図２の動作タ
イミングチャートと合わせて説明する。ここでは、主信
号Ａ１１１の絶対遅延量に対して主信号Ｂ１１２の絶対
遅延量が大きい場合の例を示す。
イミングチャートと合わせて説明する。ここでは、主信
号Ａ１１１の絶対遅延量に対して主信号Ｂ１１２の絶対
遅延量が大きい場合の例を示す。
【００１０】遅延選択回路４では主信号Ａのマルチフレ
ームパルスＡ１１６と主信号Ｂのマルチフレームパルス
Ｂ１１７を比較して絶対遅延量の多いマルチフレームパ
ルスＢ１１７をマルチフレームパルスＣ１１８として出
力する。マルチフレームパルス生成回路５では、マルチ
フレームパルスＣ１１８に対して最小遅延の読出マルチ
フレームパルス１１９を生成し、それをトリガにして読
出しカウンタ６では、主信号をメモリから読み出すため
の読出アドレスを生成する。
ームパルスＡ１１６と主信号Ｂのマルチフレームパルス
Ｂ１１７を比較して絶対遅延量の多いマルチフレームパ
ルスＢ１１７をマルチフレームパルスＣ１１８として出
力する。マルチフレームパルス生成回路５では、マルチ
フレームパルスＣ１１８に対して最小遅延の読出マルチ
フレームパルス１１９を生成し、それをトリガにして読
出しカウンタ６では、主信号をメモリから読み出すため
の読出アドレスを生成する。
【００１１】これにより、メモリ回路Ａ１１から読出さ
れるとメモリ回路Ｂ１２から読出される主信号の絶対遅
延量は最小の遅延で合わされ、選択回路７を制御するこ
とで主信号にエラーを与えることなく切替えを実行する
ことができる。
れるとメモリ回路Ｂ１２から読出される主信号の絶対遅
延量は最小の遅延で合わされ、選択回路７を制御するこ
とで主信号にエラーを与えることなく切替えを実行する
ことができる。
【００１２】
【発明の効果】以上説明したように本発明は、絶対遅延
量の差がマルチフレームの範囲内にある主信号Ａと主信
号Ｂを入力し、この２つの主信号の位相合わせを絶対遅
延量の大きな方の主信号に合わせて行なっているので、
絶対遅延量の差の小さな場合には小さな遅延量で無瞬断
切替を行うことができる効果がある。
量の差がマルチフレームの範囲内にある主信号Ａと主信
号Ｂを入力し、この２つの主信号の位相合わせを絶対遅
延量の大きな方の主信号に合わせて行なっているので、
絶対遅延量の差の小さな場合には小さな遅延量で無瞬断
切替を行うことができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１における動作タイミングチャートである。
【図３】従来例を示すブロック図である。
【図４】図４における動作タイミングチャートである。
１１ 主信号Ａを書込むメモリ回路Ａ １２ 主信号Ｂを書込むメモリ回路Ｂ ２１ 主信号Ａのマルチフレームパルスを検出するマ
ルチフレームパルス検出回路Ａ ２２ 主信号Ｂのマルチフレームパルスを検出するマ
ルチフレームパルス検出回路Ｂ ３１ マルチフレームパルスＡをトリガにする書込カ
ウンタＡ ３２ マルチフレームパルスＢをトリガにする書込カ
ウンタＢ ４ 遅延信号選択回路 ５ 読出マルチフレームパルス生成回路 ６ 読出カウンタ ７ 選択回路 ８ 遅延回路 １１１ メモリ回路Ａに書込む主信号Ａ １１２ メモリ回路Ｂに書込む主信号Ｂ １１６ 主信号ＡのマルチフレームパルスＡ １１７ 主信号ＢのマルチフレームパルスＢ １１８ 遅延信号選択回路で選択されたマルチフレー
ムパルスＣ １１５ 読出フレーム位相を示すフレームパルス １１９ 読出マルチフレームパルス １１４ 切替信号 １１３ 選択された出力信号
ルチフレームパルス検出回路Ａ ２２ 主信号Ｂのマルチフレームパルスを検出するマ
ルチフレームパルス検出回路Ｂ ３１ マルチフレームパルスＡをトリガにする書込カ
ウンタＡ ３２ マルチフレームパルスＢをトリガにする書込カ
ウンタＢ ４ 遅延信号選択回路 ５ 読出マルチフレームパルス生成回路 ６ 読出カウンタ ７ 選択回路 ８ 遅延回路 １１１ メモリ回路Ａに書込む主信号Ａ １１２ メモリ回路Ｂに書込む主信号Ｂ １１６ 主信号ＡのマルチフレームパルスＡ １１７ 主信号ＢのマルチフレームパルスＢ １１８ 遅延信号選択回路で選択されたマルチフレー
ムパルスＣ １１５ 読出フレーム位相を示すフレームパルス １１９ 読出マルチフレームパルス １１４ 切替信号 １１３ 選択された出力信号
Claims (1)
- 【請求項１】 絶対遅延量の差がマルチフレームの範囲
内にある主信号Ａと主信号Ｂとをそれぞれ書込み一時メ
モリするメモリ回路Ａ及びメモリ回路Ｂと、前記主信号
Ａ及び前記主信号Ｂのマルチフレームの先頭を示すマル
チフレームパルスＡ及びマルチフレームパルスＢをそれ
ぞれ検出するマルチフレームパルス検出回路Ａ及びマル
チフレームパルス検出回路Ｂと、前記マルチフレームパ
ルスＡ及び前記マルチフレームパルスＢをそれぞれトリ
ガにして前記メモリ回路Ａ及びメモリ回路Ｂへ書込アド
レスＡ及び書込アドレスＢをそれぞれ出力する書込カウ
ンタＡ及び書込カウンタＢと、前記マルチフレームパル
スＡと前記マルチフレームパルスＢとを入力し絶対遅延
量の多い方を選択する遅延信号選択回路と、フレームパ
ルスを入力し前記遅延信号選択回路の出力信号により読
出用のマルチフレームパルスＣを生成するマルチフレー
ムパルス生成回路と、前記マルチフレームパルスＣをト
リガにして前記メモリ回路Ａ及びメモリ回路Ｂからメモ
リされた前記主信号Ａ及び主信号Ｂをそれぞれ読出すた
めの読出アドレス信号を出力する読出カウンタと、前記
メモリ回路Ａから読出される主信号Ａとメモリ回路Ｂか
ら読出される主信号Ｂとを切替信号により一方を選択す
る選択回路とを備えることを特徴とする無瞬断切替装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208647A JP2735437B2 (ja) | 1992-08-05 | 1992-08-05 | 無瞬断切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208647A JP2735437B2 (ja) | 1992-08-05 | 1992-08-05 | 無瞬断切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661984A JPH0661984A (ja) | 1994-03-04 |
| JP2735437B2 true JP2735437B2 (ja) | 1998-04-02 |
Family
ID=16559714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208647A Expired - Lifetime JP2735437B2 (ja) | 1992-08-05 | 1992-08-05 | 無瞬断切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735437B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217796A (ja) | 2000-01-31 | 2001-08-10 | Fujitsu Ltd | 無瞬断切り替え装置及びネットワークシステム |
| JP5863030B2 (ja) * | 2012-01-31 | 2016-02-16 | 日本電気通信システム株式会社 | 無瞬断切替装置と方法 |
-
1992
- 1992-08-05 JP JP4208647A patent/JP2735437B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661984A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |