JP3730838B2 - Ａｔｍ主信号位相調整回路及びそれに用いるメモリ容量削減方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ主信号位相調整回路及びそれに用いるメモリ容量削減方式に関し、特にＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）のディジタル伝送装置に用いられる主信号位相調整回路において使用するメモリ容量の削減に関する。
【０００２】
【従来の技術】
従来、ＡＴＭのディジタル伝送装置に用いられる主信号位相調整回路においては、３セル分のメモリを搭載し、フレームの先頭に位置する周期セルを周期セル専用メモリに蓄え、それ以外のセルを２セル分の有効セル用メモリ領域に蓄え、各々遅延させることによって実現されている。
【０００３】
特開平０６−０４６１０２号公報には、ＡＴＭ方式でＲＳ（Ｒｅｑｕｅｓｔ ｔｏ Ｓｅｎｄ）−ＣＤ（Ｃａｒｒｉｅｒ Ｄｅｔｅｃｔ）伝送を行う際に、ＲＳ−ＣＤ遅延時間の誤差をなくし、セルの受信間隔が一定でない場合でもＣＤとＲＳとの位相を合わせることを目的とした技術が開示されている。
【０００４】
この技術の場合、受信したセルからキャリアの状態を検出してキャリアレジスタに保持するとともに、送信要求から送信許可までの時間をタイマでカウントし、さらに受信したセルをセル受信メモリに記憶するとともに、その記憶したセル数をセル数カウンタでカウントする。
【０００５】
そして、キャリアレジスタから出力されるキャリアの状態と、タイマからの時間と、セル数カウンタからのセル数とを参照することによって、キャリアの状態と受信データの位相とを調整するとともに、受信データをパラレル／シリアル変換するタイミングを作成している。
【０００６】
【発明が解決しようとする課題】
上述した従来の主信号位相調整回路では、主信号を遅延させるためのメモリ領域として３セル分のメモリが必要なため、回路規模及び消費電力が大きいという問題がある。
【０００７】
そこで、本発明の目的は上記の問題点を解消し、回路規模を小さくすることができ、消費電力を低減することができるＡＴＭ主信号位相調整回路及びそれに用いるメモリ容量削減方式を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によるＡＴＭ主信号位相調整回路は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路であって、
前記周期セル及び前記有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで前記主信号位相調整を行うよう制御する制御手段を備え、
前記制御手段は、前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定する手段を含み、その判定結果に応じて前記リード及びライト時のアドレスを制御し、
前記制御手段は、前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしている。
【０００９】
本発明によるＡＴＭ主信号位相調整回路のメモリ容量削減方式は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路のメモリ容量削減方式であって、
前記ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで主信号の位相調整を行うようにし、
前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定し、その判定結果に応じて前記リード及びライト時のアドレスを制御するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしている。
【００１０】
すなわち、本発明のＡＴＭ主信号位相調整回路は、従来のように、メモリ領域を周期セル用及びそれ以外の有効セル用に分割せず、ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード、ライト時のアドレスを制御することによって２セル分のメモリ領域のみで主信号の位相調整を実現することで、２セル分のメモリ容量で主信号位相調整回路が実現可能となる。
【００１１】
より具体的に、本発明のＡＴＭ主信号位相調整回路は、ライトフレームパルスの立上りがメモリリードセルの奇数セル目にある場合に周期セルをメモリの１セル目の領域か、２セル目の領域かのいずれかに常に保持するように動作し、ライトフレームパルスの立上りがメモリリードセルの偶数セル目にある場合に周期セルをメモリの１セル目の領域と、２セル目の領域とに交互に保持するように動作する。これによって、２セル分のメモリ領域のみで主信号の位相調整が実現可能となる。
【００１２】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例によるＡＴＭ主信号位相調整回路の構成を示すブロック図である。図１において、本発明の一実施例によるＡＴＭ主信号位相調整回路はバッファ部１と、ライトアドレス生成部２と、リードアドレス生成部３と、制御信号生成部４とから構成されている。
【００１３】
バッファ部１はメモリ部１１と、リタイミング部１２と、セレクト（ＳＥＬ）部１３とから構成されている。メモリ部１１は２セル分の入力主信号１０１を一時蓄えるデュアルポートＲＡＭ（ランダムアクセスメモリ）で構成され、リタイミング部１２は入力主信号１０１をメモリ部１１を通さずにリタイミングのみで出力させ、セレクト部１３は入力主信号１０１がメモリ部１１を通過するパスと入力主信号１０１がリタイミングのみで出力するパスとのうちの一方を選択する。
【００１４】
ライトアドレス生成部２はメモリ部１１のライトアドレス（Ｗ＿ＡＤＲ）信号１０７を生成し、リードアドレス生成部３はメモリ部１１のリードアドレス（Ｒ＿ＡＤＲ）信号１０８の生成と、入力主信号１０１がメモリ部１１を通過するパスと入力主信号１０１がリタイミングのみで出力するパスとを切替えるための切替指示信号１０６の生成とを行う。
【００１５】
制御信号生成部４は入力フレームパルス（ＦＰ）１０３と外部から設定される位相設定値１０５とを基に、ライトアドレス生成部２及びリードアドレス生成部３を制御するライトフレームパルス（Ｗ＿ＦＰ）信号１１０及びリードフレームパルス（Ｒ＿ＦＰ）信号１１１と出力フレームパルス（ＦＰ）信号１０４とアドレス切替（ＡＤＲ＿ＳＥＬ）信号１１３とを生成する。
【００１６】
図２は本発明の一実施例の動作を説明するためのセルフォーマットを示す図である。図２において、本発明の一実施例ではＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）のセルフォーマット全５４バイトを６バイト×９つの領域に分類しているので、メモリ部１１の動作クロックが９クロックで１セルとなる。
【００１７】
つまり、セルフォーマットの１〜６バイト（ｂｙｔｅ）目は１〜４８ビット（ｂｉｔ）、７〜１２バイト目は４９〜９６ビット、１３〜１８バイト目は９７〜１４４ビット、１９〜２４バイト目は１４５〜１９２ビット、２５〜３０バイト目は１９３〜２４０ビット、３１〜３６バイト目は２４１〜２８８ビット、３７〜４２バイト目は２８９〜３３６ビット、４３〜４８バイト目は３３７〜３８４ビット、４９〜５４バイト目は３８５〜４３２ビットからそれぞれなる。
【００１８】
図３は本発明の一実施例の動作を説明するためのメモリ領域を示す図である。図３においては本発明の一実施例の２セル分のメモリ領域におけるアドレスの内訳を示している。
【００１９】
バッファ部１に搭載される２セル分のデュアルポートＲＡＭは９アドレスで１セル分格納することができ、図３に示すように、メモリ領域をアドレス‘００’〜‘０８’（‘００’，‘０１’，‘０２’，‘０３’，‘０４’，‘０５’，‘０６’，‘０７’，‘０８’）の１セル目の領域と‘０９’〜‘１１’（‘０９’，‘０Ａ’，‘０Ｂ’，‘０Ｃ’，‘０Ｄ’，‘０Ｅ’，‘０Ｆ’，‘１０’，‘１１’）の２セル目の領域とに２分割して２セルを格納する。
【００２０】
メモリアドレス‘００’，‘０９’にはセルフォーマットビットの１〜４８ビットが、メモリアドレス‘０１’，‘０Ａ’にはセルフォーマットビットの４９〜９６ビットが、メモリアドレス‘０２’，‘０Ｂ’にはセルフォーマットビットの９７〜１４４ビットが、メモリアドレス‘０３’，‘０Ｃ’にはセルフォーマットビットの１４５〜１９２ビットが、メモリアドレス‘０４’，‘０Ｄ’にはセルフォーマットビットの１９３〜２４０ビットがそれぞれ対応する。
【００２１】
メモリアドレス‘０５’，‘０Ｅ’にはセルフォーマットビットの２４１〜２８８ビットが、メモリアドレス‘０６’，‘０Ｆ’にはセルフォーマットビットの２８９〜３３６ビットが、メモリアドレス‘０７’，‘１０’にはセルフォーマットビットの３３７〜３８４ビットが、メモリアドレス‘０８’，‘１１’にはセルフォーマットビットの３８５〜４３２ビットがそれぞれ対応する。
【００２２】
図４は本発明の一実施例におけるリードフレームパルス信号１１１及びライトフレームパルス信号１１０の位相比較を示すタイミングチャートであり、図５及び図６は本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。ここで、図５はライトフレームパルス信号１１０の立上りがメモリリードセルの奇数セル目にあった場合のタイミングを示し、図６はライトフレームパルス信号１１０の立上りがメモリリードセルの偶数セル目にあった場合のタイミングを示している。これら図１〜図６を参照して本発明の一実施例によるＡＴＭ主信号位相調整回路の動作について説明する。
【００２３】
上記のメモリ領域の２つの領域をリード及びライトする順序はリードフレームパルス信号１１１とライトフレームパルス信号１１０との位相関係によって異なるため、２種類のアドレス生成手順を要する。
【００２４】
以下、図４を用いてリードフレームパルス信号１１１とライトフレームパルス信号１１０との位相関係によるアドレス生成手順の選択方法について説明する。制御信号生成部４においてはライトフレームパルス信号１１０の立上りを微分し、メモリ部１１の動作クロックで１クロック幅のライトフレームパルス微分パルスを生成する。また、リードフレームパルス信号１１１の立上りからメモリリードセルの１セル毎に“Ｈ”，“Ｌ”を繰り返す奇数／偶数セル判定パルスを生成する。
【００２５】
上記のライトフレームパルス微分パルスがメモリリードセルの奇数セル目（１，３，５，・・・セル目）、または偶数セル目（２，４，６，・・・セル目）のいずれの位置にあるかを奇数／偶数セル判定パルスとのアンド（ＡＮＤ）をとって判定する。制御信号生成部４はその結果を保持し、アドレス切替信号１１３としてリードアドレス生成部３及びライトアドレス生成部２に出力し、２種類のアドレス生成手順の選択を行う。
【００２６】
次に、図５を用いてライトフレームパルス微分パルスがメモリリードセルの奇数セル目にあった場合のアドレス生成手順について説明する。リードアドレス生成部３ではリードフレームパルス信号１１１の立上りからリードアドレス信号１０８として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成し、ライトフレームパルス信号１１０の立上りを検出すると、‘１１’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。
【００２７】
ライトアドレス生成部２ではライトフレームパルス信号１１０の立上りからライトアドレス信号１０７として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を１周期分生成した後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００２８】
すなわち、ライトフレームパルス微分パルスがメモリリードセルの奇数セル目にある場合のアドレス生成手順は、周期セルをメモリ部１１の１セル目の領域か、２セル目の領域かのいずれかに常に保持するように動作する。
【００２９】
続いて、図６を用いてライトフレームパルス微分パルスがメモリリードセルの偶数セル目にあった場合のアドレス生成手順について説明する。リードアドレス生成部３ではリード周期信号１１２が“Ｈ”の場合、リードフレームパルス信号１１１の立上りでリードアドレス信号１０８として‘０９’〜‘１１’（２セル目の領域のアドレス）を生成した後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。但し、ライトフレームパルス信号１１０の立上りを検出すると、‘０８’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。
【００３０】
また、リードアドレス生成部３ではリード周期信号１１２が“Ｌ”の場合、リードフレームパルス信号１１１の立上りでリードアドレス信号１０８として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。但し、ライトフレームパルス信号１１０の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘０８’（１セル目の領域のアドレス）を繰り返し生成する。
【００３１】
ライトアドレス生成部２ではライト周期信号１０９が“Ｈ”の場合、ライトフレームパルス信号１１０の立上りでライトアドレス信号１０７として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を１周期分生成した後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００３２】
また、ライトアドレス生成部２ではライト周期信号１０９が“Ｌ”の場合、ライトフレームパルス信号１１０の立上りでライトアドレス信号１０７として‘０９’〜‘１１’（２セル目の領域のアドレス）を生成した後、‘００’〜‘０８’（１セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘０８’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を生成し、その後に‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００３３】
すなわち、ライトフレームパルス微分パルスがメモリリードセルの偶数セル目にある場合のアドレス生成手順は、周期セルをメモリ部１１の１セル目の領域と、２セル目の領域とに交互に保持するように動作する。
【００３４】
上記のアドレス制御によって、２セル分のメモリ容量で周期セル及び有効セルを含む１フレーム分の位相調整を行うことができる。尚、リードアドレス信号１０８とライトアドレス信号１０７とが一致した場合、及びリードフレームパルス信号１１１及びライトフレームパルス信号１１０の立上りが一致した場合には、バッファ部１へリードアドレス生成部３からの切替指示信号１０６が入力され、メモリ部１１の出力を停止させ、入力主信号１０１がメモリ部１１を通らずにリタイミングのみでバッファ部１を通過するリタイミング部１８のパスに切替えられる。
【００３５】
このように、１フレーム近くの位相調整を行おうとした場合でも、回路内に必要とする位相調整分の主信号データを遅延させるためのメモリ領域を２セル分のみとすることで、回路規模が小さく、消費電力の少ない主信号位相調整回路を提供することができる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、ＡＴＭのディジタル伝送装置に用いられるＡＴＭ主信号位相調整回路において、ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで主信号の位相調整を行うことによって、回路規模を小さくすることができ、消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるＡＴＭ主信号位相調整回路の構成を示すブロック図である。
【図２】本発明の一実施例の動作を説明するためのセルフォーマットを示す図である。
【図３】本発明の一実施例の動作を説明するためのメモリ領域を示す図である。
【図４】本発明の一実施例におけるリードフレームパルス信号及びライトフレームパルス信号の位相比較を示すタイミングチャートである。
【図５】本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。
【図６】本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。
【符号の説明】
１ バッファ部
２ ライトアドレス生成部
３ リードアドレス生成部
４ 制御信号生成部
１１ メモリ部
１２ リタイミング部
１３ セレクト部
１０１ 入力主信号
１０２ 出力主信号
１０３ 入力ＦＰ信号
１０４ 出力ＦＰ信号
１０５ 位相設定値入力
１０６ 切替指示信号
１０７ ライトアドレス信号
１０８ リードアドレス信号
１０９ ライト周期信号
１１０ ライトフレームパルス信号
１１１ リードフレームパルス信号
１１２ リード周期信号
１１３ アドレス切替信号
【発明の属する技術分野】
本発明はＡＴＭ主信号位相調整回路及びそれに用いるメモリ容量削減方式に関し、特にＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）のディジタル伝送装置に用いられる主信号位相調整回路において使用するメモリ容量の削減に関する。
【０００２】
【従来の技術】
従来、ＡＴＭのディジタル伝送装置に用いられる主信号位相調整回路においては、３セル分のメモリを搭載し、フレームの先頭に位置する周期セルを周期セル専用メモリに蓄え、それ以外のセルを２セル分の有効セル用メモリ領域に蓄え、各々遅延させることによって実現されている。
【０００３】
特開平０６−０４６１０２号公報には、ＡＴＭ方式でＲＳ（Ｒｅｑｕｅｓｔ ｔｏ Ｓｅｎｄ）−ＣＤ（Ｃａｒｒｉｅｒ Ｄｅｔｅｃｔ）伝送を行う際に、ＲＳ−ＣＤ遅延時間の誤差をなくし、セルの受信間隔が一定でない場合でもＣＤとＲＳとの位相を合わせることを目的とした技術が開示されている。
【０００４】
この技術の場合、受信したセルからキャリアの状態を検出してキャリアレジスタに保持するとともに、送信要求から送信許可までの時間をタイマでカウントし、さらに受信したセルをセル受信メモリに記憶するとともに、その記憶したセル数をセル数カウンタでカウントする。
【０００５】
そして、キャリアレジスタから出力されるキャリアの状態と、タイマからの時間と、セル数カウンタからのセル数とを参照することによって、キャリアの状態と受信データの位相とを調整するとともに、受信データをパラレル／シリアル変換するタイミングを作成している。
【０００６】
【発明が解決しようとする課題】
上述した従来の主信号位相調整回路では、主信号を遅延させるためのメモリ領域として３セル分のメモリが必要なため、回路規模及び消費電力が大きいという問題がある。
【０００７】
そこで、本発明の目的は上記の問題点を解消し、回路規模を小さくすることができ、消費電力を低減することができるＡＴＭ主信号位相調整回路及びそれに用いるメモリ容量削減方式を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によるＡＴＭ主信号位相調整回路は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路であって、
前記周期セル及び前記有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで前記主信号位相調整を行うよう制御する制御手段を備え、
前記制御手段は、前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定する手段を含み、その判定結果に応じて前記リード及びライト時のアドレスを制御し、
前記制御手段は、前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしている。
【０００９】
本発明によるＡＴＭ主信号位相調整回路のメモリ容量削減方式は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路のメモリ容量削減方式であって、
前記ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで主信号の位相調整を行うようにし、
前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定し、その判定結果に応じて前記リード及びライト時のアドレスを制御するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしている。
【００１０】
すなわち、本発明のＡＴＭ主信号位相調整回路は、従来のように、メモリ領域を周期セル用及びそれ以外の有効セル用に分割せず、ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード、ライト時のアドレスを制御することによって２セル分のメモリ領域のみで主信号の位相調整を実現することで、２セル分のメモリ容量で主信号位相調整回路が実現可能となる。
【００１１】
より具体的に、本発明のＡＴＭ主信号位相調整回路は、ライトフレームパルスの立上りがメモリリードセルの奇数セル目にある場合に周期セルをメモリの１セル目の領域か、２セル目の領域かのいずれかに常に保持するように動作し、ライトフレームパルスの立上りがメモリリードセルの偶数セル目にある場合に周期セルをメモリの１セル目の領域と、２セル目の領域とに交互に保持するように動作する。これによって、２セル分のメモリ領域のみで主信号の位相調整が実現可能となる。
【００１２】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例によるＡＴＭ主信号位相調整回路の構成を示すブロック図である。図１において、本発明の一実施例によるＡＴＭ主信号位相調整回路はバッファ部１と、ライトアドレス生成部２と、リードアドレス生成部３と、制御信号生成部４とから構成されている。
【００１３】
バッファ部１はメモリ部１１と、リタイミング部１２と、セレクト（ＳＥＬ）部１３とから構成されている。メモリ部１１は２セル分の入力主信号１０１を一時蓄えるデュアルポートＲＡＭ（ランダムアクセスメモリ）で構成され、リタイミング部１２は入力主信号１０１をメモリ部１１を通さずにリタイミングのみで出力させ、セレクト部１３は入力主信号１０１がメモリ部１１を通過するパスと入力主信号１０１がリタイミングのみで出力するパスとのうちの一方を選択する。
【００１４】
ライトアドレス生成部２はメモリ部１１のライトアドレス（Ｗ＿ＡＤＲ）信号１０７を生成し、リードアドレス生成部３はメモリ部１１のリードアドレス（Ｒ＿ＡＤＲ）信号１０８の生成と、入力主信号１０１がメモリ部１１を通過するパスと入力主信号１０１がリタイミングのみで出力するパスとを切替えるための切替指示信号１０６の生成とを行う。
【００１５】
制御信号生成部４は入力フレームパルス（ＦＰ）１０３と外部から設定される位相設定値１０５とを基に、ライトアドレス生成部２及びリードアドレス生成部３を制御するライトフレームパルス（Ｗ＿ＦＰ）信号１１０及びリードフレームパルス（Ｒ＿ＦＰ）信号１１１と出力フレームパルス（ＦＰ）信号１０４とアドレス切替（ＡＤＲ＿ＳＥＬ）信号１１３とを生成する。
【００１６】
図２は本発明の一実施例の動作を説明するためのセルフォーマットを示す図である。図２において、本発明の一実施例ではＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）のセルフォーマット全５４バイトを６バイト×９つの領域に分類しているので、メモリ部１１の動作クロックが９クロックで１セルとなる。
【００１７】
つまり、セルフォーマットの１〜６バイト（ｂｙｔｅ）目は１〜４８ビット（ｂｉｔ）、７〜１２バイト目は４９〜９６ビット、１３〜１８バイト目は９７〜１４４ビット、１９〜２４バイト目は１４５〜１９２ビット、２５〜３０バイト目は１９３〜２４０ビット、３１〜３６バイト目は２４１〜２８８ビット、３７〜４２バイト目は２８９〜３３６ビット、４３〜４８バイト目は３３７〜３８４ビット、４９〜５４バイト目は３８５〜４３２ビットからそれぞれなる。
【００１８】
図３は本発明の一実施例の動作を説明するためのメモリ領域を示す図である。図３においては本発明の一実施例の２セル分のメモリ領域におけるアドレスの内訳を示している。
【００１９】
バッファ部１に搭載される２セル分のデュアルポートＲＡＭは９アドレスで１セル分格納することができ、図３に示すように、メモリ領域をアドレス‘００’〜‘０８’（‘００’，‘０１’，‘０２’，‘０３’，‘０４’，‘０５’，‘０６’，‘０７’，‘０８’）の１セル目の領域と‘０９’〜‘１１’（‘０９’，‘０Ａ’，‘０Ｂ’，‘０Ｃ’，‘０Ｄ’，‘０Ｅ’，‘０Ｆ’，‘１０’，‘１１’）の２セル目の領域とに２分割して２セルを格納する。
【００２０】
メモリアドレス‘００’，‘０９’にはセルフォーマットビットの１〜４８ビットが、メモリアドレス‘０１’，‘０Ａ’にはセルフォーマットビットの４９〜９６ビットが、メモリアドレス‘０２’，‘０Ｂ’にはセルフォーマットビットの９７〜１４４ビットが、メモリアドレス‘０３’，‘０Ｃ’にはセルフォーマットビットの１４５〜１９２ビットが、メモリアドレス‘０４’，‘０Ｄ’にはセルフォーマットビットの１９３〜２４０ビットがそれぞれ対応する。
【００２１】
メモリアドレス‘０５’，‘０Ｅ’にはセルフォーマットビットの２４１〜２８８ビットが、メモリアドレス‘０６’，‘０Ｆ’にはセルフォーマットビットの２８９〜３３６ビットが、メモリアドレス‘０７’，‘１０’にはセルフォーマットビットの３３７〜３８４ビットが、メモリアドレス‘０８’，‘１１’にはセルフォーマットビットの３８５〜４３２ビットがそれぞれ対応する。
【００２２】
図４は本発明の一実施例におけるリードフレームパルス信号１１１及びライトフレームパルス信号１１０の位相比較を示すタイミングチャートであり、図５及び図６は本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。ここで、図５はライトフレームパルス信号１１０の立上りがメモリリードセルの奇数セル目にあった場合のタイミングを示し、図６はライトフレームパルス信号１１０の立上りがメモリリードセルの偶数セル目にあった場合のタイミングを示している。これら図１〜図６を参照して本発明の一実施例によるＡＴＭ主信号位相調整回路の動作について説明する。
【００２３】
上記のメモリ領域の２つの領域をリード及びライトする順序はリードフレームパルス信号１１１とライトフレームパルス信号１１０との位相関係によって異なるため、２種類のアドレス生成手順を要する。
【００２４】
以下、図４を用いてリードフレームパルス信号１１１とライトフレームパルス信号１１０との位相関係によるアドレス生成手順の選択方法について説明する。制御信号生成部４においてはライトフレームパルス信号１１０の立上りを微分し、メモリ部１１の動作クロックで１クロック幅のライトフレームパルス微分パルスを生成する。また、リードフレームパルス信号１１１の立上りからメモリリードセルの１セル毎に“Ｈ”，“Ｌ”を繰り返す奇数／偶数セル判定パルスを生成する。
【００２５】
上記のライトフレームパルス微分パルスがメモリリードセルの奇数セル目（１，３，５，・・・セル目）、または偶数セル目（２，４，６，・・・セル目）のいずれの位置にあるかを奇数／偶数セル判定パルスとのアンド（ＡＮＤ）をとって判定する。制御信号生成部４はその結果を保持し、アドレス切替信号１１３としてリードアドレス生成部３及びライトアドレス生成部２に出力し、２種類のアドレス生成手順の選択を行う。
【００２６】
次に、図５を用いてライトフレームパルス微分パルスがメモリリードセルの奇数セル目にあった場合のアドレス生成手順について説明する。リードアドレス生成部３ではリードフレームパルス信号１１１の立上りからリードアドレス信号１０８として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成し、ライトフレームパルス信号１１０の立上りを検出すると、‘１１’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。
【００２７】
ライトアドレス生成部２ではライトフレームパルス信号１１０の立上りからライトアドレス信号１０７として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を１周期分生成した後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００２８】
すなわち、ライトフレームパルス微分パルスがメモリリードセルの奇数セル目にある場合のアドレス生成手順は、周期セルをメモリ部１１の１セル目の領域か、２セル目の領域かのいずれかに常に保持するように動作する。
【００２９】
続いて、図６を用いてライトフレームパルス微分パルスがメモリリードセルの偶数セル目にあった場合のアドレス生成手順について説明する。リードアドレス生成部３ではリード周期信号１１２が“Ｈ”の場合、リードフレームパルス信号１１１の立上りでリードアドレス信号１０８として‘０９’〜‘１１’（２セル目の領域のアドレス）を生成した後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。但し、ライトフレームパルス信号１１０の立上りを検出すると、‘０８’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。
【００３０】
また、リードアドレス生成部３ではリード周期信号１１２が“Ｌ”の場合、リードフレームパルス信号１１１の立上りでリードアドレス信号１０８として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。但し、ライトフレームパルス信号１１０の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘０８’（１セル目の領域のアドレス）を繰り返し生成する。
【００３１】
ライトアドレス生成部２ではライト周期信号１０９が“Ｈ”の場合、ライトフレームパルス信号１１０の立上りでライトアドレス信号１０７として‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を１周期分生成した後、‘０９’〜‘１１’（２セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘１１’までカウントした後、‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００３２】
また、ライトアドレス生成部２ではライト周期信号１０９が“Ｌ”の場合、ライトフレームパルス信号１１０の立上りでライトアドレス信号１０７として‘０９’〜‘１１’（２セル目の領域のアドレス）を生成した後、‘００’〜‘０８’（１セル目の領域のアドレス）を繰り返し生成する。但し、リードフレームパルス信号１１１の立上りを検出すると、‘０８’までカウントした後、‘０９’〜‘１１’（２セル目の領域のアドレス）を生成し、その後に‘００’〜‘１１’（１セル目及び２セル目の領域のアドレス）を繰り返し生成する。
【００３３】
すなわち、ライトフレームパルス微分パルスがメモリリードセルの偶数セル目にある場合のアドレス生成手順は、周期セルをメモリ部１１の１セル目の領域と、２セル目の領域とに交互に保持するように動作する。
【００３４】
上記のアドレス制御によって、２セル分のメモリ容量で周期セル及び有効セルを含む１フレーム分の位相調整を行うことができる。尚、リードアドレス信号１０８とライトアドレス信号１０７とが一致した場合、及びリードフレームパルス信号１１１及びライトフレームパルス信号１１０の立上りが一致した場合には、バッファ部１へリードアドレス生成部３からの切替指示信号１０６が入力され、メモリ部１１の出力を停止させ、入力主信号１０１がメモリ部１１を通らずにリタイミングのみでバッファ部１を通過するリタイミング部１８のパスに切替えられる。
【００３５】
このように、１フレーム近くの位相調整を行おうとした場合でも、回路内に必要とする位相調整分の主信号データを遅延させるためのメモリ領域を２セル分のみとすることで、回路規模が小さく、消費電力の少ない主信号位相調整回路を提供することができる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、ＡＴＭのディジタル伝送装置に用いられるＡＴＭ主信号位相調整回路において、ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで主信号の位相調整を行うことによって、回路規模を小さくすることができ、消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるＡＴＭ主信号位相調整回路の構成を示すブロック図である。
【図２】本発明の一実施例の動作を説明するためのセルフォーマットを示す図である。
【図３】本発明の一実施例の動作を説明するためのメモリ領域を示す図である。
【図４】本発明の一実施例におけるリードフレームパルス信号及びライトフレームパルス信号の位相比較を示すタイミングチャートである。
【図５】本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。
【図６】本発明の一実施例のメモリアクセスタイミングを示すタイミングチャートである。
【符号の説明】
１ バッファ部
２ ライトアドレス生成部
３ リードアドレス生成部
４ 制御信号生成部
１１ メモリ部
１２ リタイミング部
１３ セレクト部
１０１ 入力主信号
１０２ 出力主信号
１０３ 入力ＦＰ信号
１０４ 出力ＦＰ信号
１０５ 位相設定値入力
１０６ 切替指示信号
１０７ ライトアドレス信号
１０８ リードアドレス信号
１０９ ライト周期信号
１１０ ライトフレームパルス信号
１１１ リードフレームパルス信号
１１２ リード周期信号
１１３ アドレス切替信号
Claims (2)
- ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路であって、
前記周期セル及び前記有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで前記主信号位相調整を行うよう制御する制御手段を有し、
前記制御手段は、前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定する手段を含み、その判定結果に応じて前記リード及びライト時のアドレスを制御し、
前記制御手段は、前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしたことを特徴とするＡＴＭ主信号位相調整回路。 - ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うＡＴＭ主信号位相調整回路のメモリ容量削減方式であって、
前記ＡＴＭのフレームの先頭に位置する周期セル及びそれ以外の有効セルをメモリのリード及びライト時のアドレスを制御して２セル分のメモリ領域のみで主信号の位相調整を行うようにし、
前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定し、その判定結果に応じて前記リード及びライト時のアドレスを制御するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記２セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記２セル分のメモリ領域に前記周期セルを交互に保持するようにしたことを特徴とするメモリ容量削減方式。
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