JPH06125338A - フレームアライナー - Google Patents
フレームアライナーInfo
- Publication number
- JPH06125338A JPH06125338A JP4274720A JP27472092A JPH06125338A JP H06125338 A JPH06125338 A JP H06125338A JP 4274720 A JP4274720 A JP 4274720A JP 27472092 A JP27472092 A JP 27472092A JP H06125338 A JPH06125338 A JP H06125338A
- Authority
- JP
- Japan
- Prior art keywords
- slip
- input data
- write address
- counter
- frame aligner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 データ伝送におけるスリップ発生時のフレー
ム単位のクロック乗換回路であるフレームアライナーに
関し、入力データのスリップ発生時の該データの連続性
の崩れが最小となるようなフレームアライナーの提供を
目的とする。 【構成】 入力データにスリップ制御が掛かると即時に
該入力データを書き込み読み出すメモリ(40)へのライト
アドレスを操作するライトアドレス操作手段(1)を具
え、入力データのスリップ検出時の制御信号によって直
接、該メモリ(40)へのライトアドレスを其の検出したス
リップ量分だけ増減させることにより、メモリ(40)への
入力データの書き込み時点で、該入力データ列の崩れを
１回のスリップにつき１か所に抑えるように構成する。
ム単位のクロック乗換回路であるフレームアライナーに
関し、入力データのスリップ発生時の該データの連続性
の崩れが最小となるようなフレームアライナーの提供を
目的とする。 【構成】 入力データにスリップ制御が掛かると即時に
該入力データを書き込み読み出すメモリ(40)へのライト
アドレスを操作するライトアドレス操作手段(1)を具
え、入力データのスリップ検出時の制御信号によって直
接、該メモリ(40)へのライトアドレスを其の検出したス
リップ量分だけ増減させることにより、メモリ(40)への
入力データの書き込み時点で、該入力データ列の崩れを
１回のスリップにつき１か所に抑えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータ伝送
においてデータのスリップが発生した時のフレーム単位
のクロック乗換回路である所謂フレームアライナーの構
成に関する。伝送データの位相変動によるデータの２度
読み又は欠落の所謂スリップが発生した時のフレームア
ライナーの各機能の正常データへの復旧動作としては、
その伝送データの連続性の崩れが最小となる方法が講ぜ
られる必要がある。
においてデータのスリップが発生した時のフレーム単位
のクロック乗換回路である所謂フレームアライナーの構
成に関する。伝送データの位相変動によるデータの２度
読み又は欠落の所謂スリップが発生した時のフレームア
ライナーの各機能の正常データへの復旧動作としては、
その伝送データの連続性の崩れが最小となる方法が講ぜ
られる必要がある。
【０００２】
【従来の技術】従来のフレームアライナーの構成を図５
に示す。従来のフレームアライナーのスリップ発生時の
制御は、入力データと該入力データをスリップ量だけ遅
延させたデータとを、外部からのスリップを検出し発生
したスリップ制御命令により、セレクタ(SEL)10 にて切
り替えたデータを、カウンタ30にて生成したライトアド
レスにより書き込み、カウンタ50にて生成したリードア
ドレスで読み出したデータを出力するメモリ40のライト
アドレス生成用のカウンタ30のロード端子LDへのリセッ
ト用パルスを、別入力のライトアドレスリセット信号と
該リセット信号をスリップ量だけ遅延させたリセット信
号とを前記スリップ制御命令により、前記データのセレ
クタ(SEL)10 と同時に、セレクタ(SEL)20 にて切り替え
て該スリップ量だけ遅延したリセットパルスを選択する
ことで行っていた。
に示す。従来のフレームアライナーのスリップ発生時の
制御は、入力データと該入力データをスリップ量だけ遅
延させたデータとを、外部からのスリップを検出し発生
したスリップ制御命令により、セレクタ(SEL)10 にて切
り替えたデータを、カウンタ30にて生成したライトアド
レスにより書き込み、カウンタ50にて生成したリードア
ドレスで読み出したデータを出力するメモリ40のライト
アドレス生成用のカウンタ30のロード端子LDへのリセッ
ト用パルスを、別入力のライトアドレスリセット信号と
該リセット信号をスリップ量だけ遅延させたリセット信
号とを前記スリップ制御命令により、前記データのセレ
クタ(SEL)10 と同時に、セレクタ(SEL)20 にて切り替え
て該スリップ量だけ遅延したリセットパルスを選択する
ことで行っていた。
【０００３】
【発明が解決しようとする課題】従来のフレームアライ
ナーは、伝送データにスリップが発生した時の制御を、
上述の様に、別入力のライトアドレスリセット信号をセ
レクタ(SEL)20 にて切り替えたスリップ量だけ遅延させ
たライトアドレス生成用カウンタ30へのリセット（ロー
ド) パルスにより行っていたので、スリップが発生し制
御命令が発生されても、次のリセット（ロード) パルス
が、セレクタ(SEL)20 から来るまで、該スリップに対す
る正常状態への制御動作をせず、結果として、１回のス
リップ発生により最高３回ものデータの連続性の崩れが
発生するという問題があった。本発明の目的は、入力デ
ータにスリップが発生した時の該データの連続性の崩れ
が最小となるようなフレームアライナーを提供すること
にある。
ナーは、伝送データにスリップが発生した時の制御を、
上述の様に、別入力のライトアドレスリセット信号をセ
レクタ(SEL)20 にて切り替えたスリップ量だけ遅延させ
たライトアドレス生成用カウンタ30へのリセット（ロー
ド) パルスにより行っていたので、スリップが発生し制
御命令が発生されても、次のリセット（ロード) パルス
が、セレクタ(SEL)20 から来るまで、該スリップに対す
る正常状態への制御動作をせず、結果として、１回のス
リップ発生により最高３回ものデータの連続性の崩れが
発生するという問題があった。本発明の目的は、入力デ
ータにスリップが発生した時の該データの連続性の崩れ
が最小となるようなフレームアライナーを提供すること
にある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の基本構成を図１の原理図に示す。図中、１は、フ
レーム単位でクロックを乗り換えてデータの崩れを無く
するフレームアライナーの中で、入力データに対しスリ
ップ制御が掛かると即時に該入力データを書き込み読み
出すメモリ40へのライトアドレスを操作するライトアド
レス操作手段である。このライトアドレス操作手段1
は、入力データのスリップを検出し発生した制御命令に
より直ちにリセットされるカウンタの出力を該スリップ
制御命令よりスリップ量だけ遅延してリセットされるカ
ウンタの出力へセレクタ(SEL) にて切り替えてメモリ40
へのライトアドレスとする。
発明の基本構成を図１の原理図に示す。図中、１は、フ
レーム単位でクロックを乗り換えてデータの崩れを無く
するフレームアライナーの中で、入力データに対しスリ
ップ制御が掛かると即時に該入力データを書き込み読み
出すメモリ40へのライトアドレスを操作するライトアド
レス操作手段である。このライトアドレス操作手段1
は、入力データのスリップを検出し発生した制御命令に
より直ちにリセットされるカウンタの出力を該スリップ
制御命令よりスリップ量だけ遅延してリセットされるカ
ウンタの出力へセレクタ(SEL) にて切り替えてメモリ40
へのライトアドレスとする。
【０００５】
【作用】本発明では、ライトアドレス操作手段1 が、入
力データのスリップを検出した時の制御信号によって直
接に、メモリ40へのライトアドレスを、検出したスリッ
プ量分だけ増減させることにより、メモリ40への入力デ
ータの書き込み時点で、該入力データ列の崩れを１回の
スリップにつき１か所に抑えることが出来る。
力データのスリップを検出した時の制御信号によって直
接に、メモリ40へのライトアドレスを、検出したスリッ
プ量分だけ増減させることにより、メモリ40への入力デ
ータの書き込み時点で、該入力データ列の崩れを１回の
スリップにつき１か所に抑えることが出来る。
【０００６】
【実施例】図２〜図４は本発明の実施例のフレームアラ
イナーの構成を示す。図２の第１実施例では、ライト
アドレス操作手段1 は、メモリ40へ入力データを書き込
むためのライトアドレス発生用で、別入力のライトアド
レスリセット信号と該リセット信号をスリップ量だけ遅
延した信号とにより、それぞれリセットされ計数を開始
する２個のカウンタ11,12 と１個のセレクタ(SEL)131と
前記ライトアドレスリセット信号の遅延器14とで構成さ
れ、該２個のカウンタ11,12 は、入力データ列から検出
したスリップ量分の位相差（時間差）を、前記ライトア
ドレスリセット信号のスリップ量分の遅延器14により保
持してクロックを計数している。そしてセレクタ(SEL)1
31は、該２個のカウンタ11,12 の出力の２種のアドレス
を切り替えてメモリ40へ与える事により、スリップ発生
時のデータ列の崩れを、１回のスリップにつき１か所の
最小に抑えている。
イナーの構成を示す。図２の第１実施例では、ライト
アドレス操作手段1 は、メモリ40へ入力データを書き込
むためのライトアドレス発生用で、別入力のライトアド
レスリセット信号と該リセット信号をスリップ量だけ遅
延した信号とにより、それぞれリセットされ計数を開始
する２個のカウンタ11,12 と１個のセレクタ(SEL)131と
前記ライトアドレスリセット信号の遅延器14とで構成さ
れ、該２個のカウンタ11,12 は、入力データ列から検出
したスリップ量分の位相差（時間差）を、前記ライトア
ドレスリセット信号のスリップ量分の遅延器14により保
持してクロックを計数している。そしてセレクタ(SEL)1
31は、該２個のカウンタ11,12 の出力の２種のアドレス
を切り替えてメモリ40へ与える事により、スリップ発生
時のデータ列の崩れを、１回のスリップにつき１か所の
最小に抑えている。
【０００７】図３の第２実施例では、ライトアドレス
操作手段1 は、メモリ40へ入力データを書き込むための
ライトアドレス発生用で、別入力のライトアドレスリセ
ット信号によりリセットされ計数を開始する１個のカウ
ンタ11と、其の出力と其の出力を入力データ列のスリッ
プ量分だけシフトレジスタ15にて位相差を付けた出力と
を選択するセレクタ(SEL)132とで構成され、図２の第１
実施例と異なるのは、ライトアドレス発生用のカウン
タが１個11であり、位相差の有るアドレスの作成を、シ
フトレジスタ15にて行っている点であり、回路規模が小
さくなる。然し、スリップ量が大きくてフレーム長が長
い時には、図３の第２実施例の回路が図２の第１実施
例よりも大きくなり、回路規模の大小が逆転する。図
４の第３実施例では、図３の第２実施例と同じく、
ライトアドレス発生用のカウンタは１個のカウンタ11で
あるが、カウンタ11の出力の第１アドレスから位相差の
有る第２アドレスを作成して選択的に出力するには、特
別の演算回路16にて行っている。他の実施例よりも
回路規模は小さいが、演算回路16がカウンタ11の出力の
第１アドレスから位相差の有る第２アドレスを作成して
選択的に出力するために、スリップ量分だけ加算（減
算）するか、しないかで出力アドレスを選択するので、
複雑な構成となる。
操作手段1 は、メモリ40へ入力データを書き込むための
ライトアドレス発生用で、別入力のライトアドレスリセ
ット信号によりリセットされ計数を開始する１個のカウ
ンタ11と、其の出力と其の出力を入力データ列のスリッ
プ量分だけシフトレジスタ15にて位相差を付けた出力と
を選択するセレクタ(SEL)132とで構成され、図２の第１
実施例と異なるのは、ライトアドレス発生用のカウン
タが１個11であり、位相差の有るアドレスの作成を、シ
フトレジスタ15にて行っている点であり、回路規模が小
さくなる。然し、スリップ量が大きくてフレーム長が長
い時には、図３の第２実施例の回路が図２の第１実施
例よりも大きくなり、回路規模の大小が逆転する。図
４の第３実施例では、図３の第２実施例と同じく、
ライトアドレス発生用のカウンタは１個のカウンタ11で
あるが、カウンタ11の出力の第１アドレスから位相差の
有る第２アドレスを作成して選択的に出力するには、特
別の演算回路16にて行っている。他の実施例よりも
回路規模は小さいが、演算回路16がカウンタ11の出力の
第１アドレスから位相差の有る第２アドレスを作成して
選択的に出力するために、スリップ量分だけ加算（減
算）するか、しないかで出力アドレスを選択するので、
複雑な構成となる。
【０００８】
【発明の効果】以上説明した如く、本発明によれば、従
来の方式よりも、データ列の崩れが少なくて、スリップ
時にデータ列が正常となる迄の復旧時間も早くなる効果
が得られる。
来の方式よりも、データ列の崩れが少なくて、スリップ
時にデータ列が正常となる迄の復旧時間も早くなる効果
が得られる。
【図１】 本発明のフレームアライナーの基本構成を示
す原理図
す原理図
【図２】 本発明の第１実施例のフレームアライナーの
構成図
構成図
【図３】 本発明の第２実施例のフレームアライナーの
構成図
構成図
【図４】 本発明の第３実施例のフレームアライナーの
構成図
構成図
【図５】 従来のフレームアライナーの構成図
１はライトアドレス操作手段、11,12 はカウンタ、13は
セレクタ(SEL) 、14は遅延器、15はシフトレジスタ、16
は演算回路、40はメモリである。
セレクタ(SEL) 、14は遅延器、15はシフトレジスタ、16
は演算回路、40はメモリである。
Claims (4)
- 【請求項１】 入力データのスリップ発生時の制御命令
を受けフレーム単位でクロックを乗り換えて該データの
連続性の崩れを無くするフレームアライナーにおいて、
入力データにスリップ制御が掛かると即時に該入力デー
タを書き込み読み出すメモリ(40)へのライトアドレスを
操作するライトアドレス操作手段(1)を具え、入力デー
タのスリップ検出時の制御信号によって直接、該メモリ
(40)へのライトアドレスを其の検出したスリップ量分だ
け増減させることにより、メモリ(40)への入力データの
書き込み時点で、該入力データ列の崩れを１回のスリッ
プにつき１か所に抑えることを特徴としたフレームアラ
イナー。 - 【請求項２】 前記ライトアドレス操作手段(1) が、入
力データのスリップ検出時の制御信号によって即時にリ
セットされるカウンタ(11)と、その検出したスリップ量
分だけ遅れてリセットされるカウンタ(12)の２個のカウ
ンタと、それぞれのカウンタ出力の２種類のアドレスを
選択するセレクタ(131) とから成ることを特徴とした請
求項１記載のフレームアライナー。 - 【請求項３】 前記ライトアドレス操作手段(1) が、入
力データのスリップ検出時の制御信号によって即時にリ
セットされる一個のカウンタ(11)と、其の出力を前記ス
リップ量分だけ遅延させるシフトレジスタ(15)と、該シ
フトレジスタ(15)の出力と前記カウンタ(11)の出力その
ままとを切り替えるセレクタ(132) とから成ることを特
徴とした請求項１記載のフレームアライナー。 - 【請求項４】 前記ライトアドレス操作手段(1) が、入
力データのスリップ検出時の制御信号によって即時にリ
セットされる一個のカウンタ(11)と、其の出力に前記ス
リップ量分を加算するか加算しない演算回路(16)とから
成ることを特徴とした請求項１記載のフレームアライナ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274720A JPH06125338A (ja) | 1992-10-14 | 1992-10-14 | フレームアライナー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274720A JPH06125338A (ja) | 1992-10-14 | 1992-10-14 | フレームアライナー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125338A true JPH06125338A (ja) | 1994-05-06 |
Family
ID=17545636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274720A Pending JPH06125338A (ja) | 1992-10-14 | 1992-10-14 | フレームアライナー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125338A (ja) |
-
1992
- 1992-10-14 JP JP4274720A patent/JPH06125338A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |