JP4168232B2 - クロック信号の周波数情報を利用してセル動作を制御する同期式半導体メモリ装置 - Google Patents
クロック信号の周波数情報を利用してセル動作を制御する同期式半導体メモリ装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に関し、特に、クロック信号に対応する周波数情報を利用して、メモリセルへのアクセス動作(以下、セル動作という)におけるプリチャージのタイミングを設定し、高周波数のクロック信号に対しても正常に動作するクロック周波数情報を利用してセル動作を制御する同期式半導体メモリ装置に関する。
【0002】
【従来の技術】
一般に、同期式半導体メモリ装置は、入出力レジスターを使用して、入出力される全ての入出力信号をクロック信号に同期させ、メモリセルに対するデータの入出力動作を行う。
【0003】
このような同期式半導体メモリ装置の動作原理を簡単に説明すれば、次の通りである。
【0004】
先ず、メモリセルからのデータ読出(以下、リードという)動作においては、クロック信号の立上りエッジでチップ選択信号/CSからローアドレスストローブ信号/RASが生成され、そのローアドレスストローブ信号/RASがイネーブルの間にローアドレスが入力され、このローアドレスに対応するワードラインが選択される。
【0005】
次いで、選択されたワードラインに接続されたメモリセルのデータがそれぞれのビットラインに出力され、このビットラインに出力されたデータはセンスアンプによりセンシング及び増幅される。
【0006】
クロック信号の次の立上りエッジで生成されたカラムアドレスストローブ信号/CASがイネーブルの間に、カラムアドレスが入力され、カラムデコーダにより選択されたビットラインに出力されている増幅されたデータがデータバスに出力され、入出力レジスターに入力された後、クロック信号CLKに同期して出力される。
【0007】
一方、メモリセルへのデータ書込(以下、ライトという)動作においては、クロック信号の立上りエッジでチップ選択信号/CSからローアドレスストローブ信号/RASが生成され、そのローアドレスストローブ信号/RASがイネーブルの間にローアドレスが入力され、このローアドレスに対応するワードラインが選択される。
【0008】
このとき外部からデータが入力され、入出力レジスターに一時的に記録され、クロック信号に同期してデータバスに出力される。
【0009】
次いで、クロック信号の次の立上りエッジで生成されたカラムアドレスストローブ信号/CASがイネーブルの間に、カラムアドレスが入力され、カラムデコーダにより選択されたビットラインに、入出力レジスターからデータバスに出力されたデータが出力され、選択されたワードラインに接続されたメモリセルに、ビットラインに出力されたデータが記録される。
【0010】
このように、入出力レジスターを使用することによって、プリチャージ等の内部動作をクロック信号CLKに同期して制御することが可能となり、半導体メモリ装置は高速動作を行うことができる。
【0011】
同期式半導体メモリ装置の全ての動作モードは、レベル化された信号の代りにその動作モードの状態(state)を表わす命令(command)により制御される。
【0012】
ここで、各命令はクロック信号に同期して設定されるが、一つの動作は複数のクロックサイクルに渡り、クロック信号のクロックサイクルごとに特定の動作状態が存在する。
【0013】
即ち、同期式半導体メモリ装置の動作は複数の動作状態から構成されている。
【0014】
従って、各クロックサイクルにおいて、状態を指定するための状態装置(finite state machine)が必要であり、この状態装置に入力信号/CAS、/RAS、/CS、/WE及びクロック信号CLK等を入力し、対応する命令を出力することにより、動作状態を順次進めることができる。
【0015】
ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS等の制御信号等は、クロック信号の一周期の間のみ信号をイネーブルさせると内部レジスターに記録されるため、レジスターの内容を変えない限り入力された状態がそのまま維持されることになる。
【0016】
従って、クロック信号のパルス幅に適合させて入力される外部信号/CS、/RAS、/CAS、及び/WE等の組み合わせにより半導体メモリ装置の動作状態が決定される。このような動作状態は半導体メモリ装置内の命令デコーダにより解読され、その動作状態に該当する命令が出力されて、その命令に従つて半導体メモリ装置動作が行われる。
【0017】
以下、命令による半導体メモリ装置の動作を具体的に説明する。先ず、リード動作を例に挙げて説明すれば、クロック信号の立上りエッジでワードラインイネーブル命令ACTとローアドレスが入力され、半導体メモリ装置がアクティブ状態に設定される。このとき、ワードラインはローアドレスにより選択される。
【0018】
次いで、リード命令が入力され、カラムアドレスが入力されると、センスアンプにより増幅されてビットラインに出力されたデータが、データバスに出力され、入出力レジスターに記録され、クロック信号CLKに同期して外部に出力される。
【0019】
ここで、リード命令が入力された後、有効なデータが出力されるまでの時間(以下、カスレイテンシーCL(CAS latency)という)はクロックサイクルの整数倍である。
【0020】
カスレイテンシーCL後に、連続的に所定の個数(以下、バースト長(burst length)という)のデータが出力される。
【0021】
リード命令が入力された後、バースト長のデータを読み取ってから自動的にプリチャージ状態に設定される(以下、オートプリチャージ(auto precharge)という)。
【0022】
ここで、オートプリチャージの動作は、バースト長のデータを読み取った後、入力されたバースト終了命令BENDに応じてオートプリチャージ命令APCGを生成してワードラインをディスエーブルさせ、プリチャージを行う動作である。
【0023】
一方、ライト動作においては、クロック信号の立上りエッジでワードラインイネーブル命令ACTとローアドレスが入力され、半導体メモリ装置がアクティブ状態に設定される。このとき、ワードラインはローアドレスにより選択される。
【0024】
次いで、ライト命令が入力され、カラムアドレスが入力されると、クロック信号CLKに同期して入出力レジスターに記録されたデータをデータバスに出力し、カラムアドレスに該当するビットラインにデータを出力し、選択されたワードラインに接続されたメモリセルにデータを記録する。
【0025】
ライト命令が入力された後、バースト長のデータを読み取った後、オートプリチャージ命令により自動的にプリチャージ状態に設定される。
【0026】
このように、リード動作又はライト動作は、ワードラインイネーブル命令ACTとローアドレスにより選択されたワードラインをアクティブにし、選択されたメモリセルに記録されたデータを読み取るか、又は選択されたメモリセルに入力されたデータを書き込む動作であり、パラメーターにより予め設定された周期に従って行われるため、高周波数のクロック信号が入力される場合、セルノードCNの電位が十分に高くならない状態でリード動作又はライト動作が行われ、バースト終了命令BENDが入力されてオートプリチャージ命令APCGが発生し、ワードラインがディスエーブルされてプリチャージされるため、有効なデータをリード又はライトできず、セル動作が正常に行なわれない問題が発生する。
【0027】
【発明が解決しようとする課題】
上記の問題を解決するために、本発明の目的は、クロック信号の周波数に応じてワードラインのディスエーブルタイミングを変更することによって、セル動作不良を防止することができる同期式半導体メモリ装置を提供することにある。
【0028】
【課題を解決するための手段】
本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して前記クロック信号の周波数を格納及び判別し、該判別結果に対応して複数の周波数情報信号を出力する周波数レジスターと、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段を備えていることを特徴とする。
【0029】
また、本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、前記クロック信号の周波数を検出し、前記検出周波数に対応した複数の周波数情報信号を出力する周波数検出器と、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とするものであってもよい。
【0030】
さらに、本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、複数個のヒューズを備え、前記クロック信号に応じて前記ヒューズを切断し、前記アドレスバッファのアドレスを利用して、前記クロック信号の周波数に対応した複数の周波数情報信号を出力するヒューズ部と、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とするものであってもよい。
【0031】
【発明の実施の形態】
以下、添付の図面を参照して本発明に係る実施の形態を詳細に説明する。
【0032】
図1は、本発明の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【0033】
図1に示されているように、本実施の形態に係る同期式半導体メモリ装置は、動作状態を設定する状態制御部1と、入力されるアドレスAiをバッファするアドレスバッファ2と、状態制御部1から出力されるモードレジスターセット信号MRS及びアドレスバッファ2から出力される内部アドレスADDiを利用して動作モードを設定するモードレジスター3と、入力されるクロック信号CLKの周波数情報を出力する周波数レジスター4と、ワードラインを駆動する駆動部5と、入力データDIN及び出力データDOUTをバッファするデータ入出力バッファ6と、データ入出力バッファ6を介して、入力データDINを記録し、又は記録されたデータを出力データDOUTとして出力するメモリ部7とを備えて構成されている。
【0034】
状態制御部1は、外部クロック信号CLK、チップ選択信号/CS、ライトイネーブル信号/WE、ローアドレスストローブ信号/RAS及びカラムアドレスストローブ信号/CASが入力され、セル動作状態を設定するために、ワードラインイネーブル命令ACT、プリチャージ命令PRE、オートプリチャージ制御信号WTAPCG(write with auto precharge)及びモードレジスターセット信号MRSを出力する。
【0035】
周波数レジスター4は、使用可能な複数の外部クロック信号CLKの周波数に関する情報を内部のレジスター(図示せず)に記録しており、状態制御部1が出力するモードレジスターセット信号MRS及びアドレスバッファ2が出力する内部アドレスADDiを利用し、外部クロック信号CLKの周波数情報として低周波制御信号FL及び高周波制御信号FHを出力する。
【0036】
ここで、周波数情報である低周波制御信号FL及び高周波制御信号FHは、外部クロック信号CLKの周波数に応じて各々の信号レベルが設定される。 モードレジスターセット信号MRSは、モードレジスター3を制御するための信号であるが、周波数レジスター4を制御する制御信号にも用いられる。
【0037】
高周波制御信号FHは、外部から入力されるクロック信号CLKが高周波数の信号であるときにイネーブルされ、低周波制御信号FLは、クロック信号CLKが低周波数の信号であるときにイネーブルされるフラグ(flag)信号である。
【0038】
例えば、133MHzを低周波数、166MHzを高周波数と定義した場合、同期式半導体メモリ装置が133MHzで動作するときに低周波制御信号FLがイネーブルされ、166MHzで動作するときに高周波制御信号FHがイネーブルされる。
【0039】
駆動部5は、状態制御部1のオートプリチャージ制御信号WTAPCGにより制御され、モードレジスター3が出力するバースト長信号BL並びに周波数レジスター4が出力する低周波制御信号FL及び高周波制御信号FHを利用してバースト終了命令BENDを生成して出力するバースト制御部8と、状態制御部1が出力するオートプリチャージ制御信号WTAPCGにより制御され、バースト制御部8のバースト終了命令BENDを利用してオートプリチャージ命令APCGを生成して出力するオートプリチャージ制御部9と、ワードラインイネーブル命令ACT及びプリチャージ命令PREにより制御され、オートプリチャージ命令APCGを利用してワードラインをイネーブル又はディスエーブルさせ、プリチャージを行なうロー制御部10とを備えている。
【0040】
ここで、バースト制御部8は、バースト終了命令BENDを出力するタイミングを決定するための複数のパラメーターを有し、これらのパラメーターには、周波数レジスター4の低周波制御信号FLがイネーブルされた場合と、高周波制御信号FHがイネーブルされた場合とでそれぞれ異なる値が設定され、モードレジスター3が出力するバースト長信号BLを利用して、バースト長だけのデータが入力された後さらにパラメーターに応じた時間が経過した後にバースト終了命令BENDを出力する。
【0041】
即ち、ライト後オートプリチャージを行う命令WTAにより最後の入力データが入力された後、ワードラインイネーブル命令ACTが入力されるまでの時間(Last Data in to Active)を表わすパラメーターtDALが、低周波制御信号FLがイネーブルされたときは3クロックに設定され、高周波制御信号FHがイネーブルされたときは4クロックに設定される。
【0042】
従って、最後のデータが入力された後、ロープリチャージを指示可能となるまでの時間、即ちバースト終了命令BENDを出力するまでの時間を表わすパラメーターtRDLは、低周波制御信号FLがイネーブルされた場合、1クロックに設定され、高周波制御信号FHがイネーブルされた場合、2クロックに設定される。
【0043】
パラメータに応じた時間が経過した後にバースト終了命令BENDを出力する動作は、バースト制御部8にバーストカウンター(図示省略)を備えて、外部クロック信号CLKのクロック数をカウントすることによって実行され得る。
【0044】
オートプリチャージ制御部9は、状態制御部1が出力するオートプリチャージ制御信号WTAPCG、及びバースト制御部8が出力するバースト終了命令BENDを利用してオートプリチャージ命令APCGを生成して出力する。
【0045】
ロー制御部10は、オートプリチャージ制御部9が出力するオートプリチャージ命令APCGに応じて状態制御部1のワードラインイネーブル命令ACT及びプリチャージ命令PREを利用し、ワードラインをイネーブル又はディスエーブルさせてプリチャージを行なう。
【0046】
図2及び図3は、本実施の形態に係る同期式半導体メモリ装置の動作タイミングを示すタイミング図であり、パラメーターtDALの設定が各々異なる場合のタイミング図である。
【0047】
先ず、図2は、低周波数の外部クロック信号CLKが入力される場合の本実施の形態に係る同期式半導体メモリ装置の動作を示すタイミング図である。
【0048】
低周波数の外部クロック信号CLKが入力されると、周波数レジスター4によって低周波制御信号FLがイネーブルされる。
【0049】
ここで、低周波制御信号FLがイネーブルされた場合、パラメーターtDALが3クロックに設定される。即ち、パラメーターtRDLが1クロックに設定され、ロープリチャージ時間(Row Precharge time)を表わすパラメーターtRPが2クロックに設定される。
【0050】
従って、バースト制御部8は、状態制御部1が、ライト後オートプリチャージを行う命令WTAに従い、ライト後オートプリチャージを行うフラグ信号であるオートプリチャージ制御信号WTAPCGをイネーブルすることによって、最後の入力データDINが入力された後の外部クロック信号CLKの最初のパルスの立上りエッジでバースト終了命令BENDを生成して出力する。
【0051】
バースト終了命令BENDが出力された場合、オートプリチャージ制御部9はそのバースト終了命令BENDを利用してオートプリチャージ命令APCGを生成し、ロー制御部10は、オートプリチャージ制御部9が出力するオートプリチャージ命令APCGを利用してワードライン制御信号WLCONを生成し、ワードラインをディスエーブルさせてプリチャージを行なう。図2には、ワードラインイネーブル命令ACTによって、イネーブル(ハイレベルに設定)されたワードライン制御信号WLCONが、セルノードCNの電位が十分に高くなった後に、ディスエーブル(ローレベルに設定)されていることが示されている。
【0052】
一方、図3は、高周波数の外部クロック信号CLKが入力される場合の本実施の形態に係る同期式半導体メモリ装置の動作を示すタイミング図である。
【0053】
高周波数の外部クロック信号CLKが入力されると、周波数レジスター4によって高周波制御信号FHがイネーブルされる。
【0054】
ここで、高周波制御信号FHがイネーブルされた場合は、パラメーターtDALが4クロックに設定される。即ち、パラメーターtRDL及びtRPが2クロックに設定される。
【0055】
従って、バースト制御部8は、状態制御部1が、ライト後オートプリチャージを行う命令WTAに従い、ライト後オートプリチャージを行うフラグ信号であるオートプリチャージ制御信号WTAPCGをイネーブルすることによって、最後の入力データDINが入力された後の外部クロック信号CLKの2番目のパルスの立上りエッジでバースト終了命令BENDを生成して出力する。
【0056】
バースト終了命令BENDが出力された場合、オートプリチャージ制御部9はそのバースト終了命令BENDを利用してオートプリチャージ命令APCGを生成し、ロー制御部10は、オートプリチャージ制御部9が出力するオートプリチャージ命令APCGを利用してワードライン制御信号WLCONを生成し、ワードラインをディスエーブルさせてプリチャージを行なう。図2と同様に図3においても、ワードラインイネーブル命令ACTによって、イネーブル(ハイレベルに設定)されたワードライン制御信号WLCONが、セルノードCNの電位が十分に高くなった後に、ディスエーブル(ローレベルに設定)されていることが示されている。
【0057】
このように、低周波数の外部クロック信号CLKが入力される場合と、高周波数の外部クロック信号CLKが入力される場合とで、パラメーターtDAL、tRDLにそれぞれ異なる値を設定することによって、高周波数の外部クロック信号CLKが入力された場合においても、セルノードCNの電位が十分に高くなった後に、ワードラインがディスエーブルされるため、リード又はライト動作の不良を防ぐことができる。
【0058】
例えば、半導体メモリ装置が、133MHz及び166MHzの周波数の外部クロック信号CLKに同期して動作可能である場合、133MHzの外部クロック信号CLKを低周波と定義し、166MHzの外部クロック信号CLKを高周波と定義すれば、133MHzの外部クロック信号CLKが入力される場合、低周波制御信号FLがイネーブルされてtDAL=3、tRDL=1と設定され、166MHzの外部クロック信号CLKが入力される場合、高周波制御信号FHがイネーブルされてtDAL=4、tRDL=2と設定される。
【0059】
従って、166MHzの外部クロック信号CLKが入力される場合においても、133MHzの外部クロック信号CLKが入力される場合と同じパラメーター、即ちtDAL=3、tRDL=1が設定されていれば、セルノードCNの電位が十分に高くなる前にプリチャージ動作が行われるために動作不良が発生することがあるが、本実施の形態に係る半導体メモリ装置では、上記したようにtDAL=4、tRDL=2と設定されるため、セルノードCNの電位が十分高くなった後にプリチャージが行われるので動作不良を防ぐことができる。
【0060】
図4は、本発明の別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【0061】
図4に示された同期式半導体メモリ装置は、図1に示された同期式半導体メモリ装置と同様に、状態制御部11、アドレスバッファ12、モードレジスター13、駆動部15、データ入出力バッファ16、及びメモリ部17を備えて構成され、駆動部15はバースト制御部18、オートプリチャージ制御部19、及びロー制御部20を備えている。
【0062】
そして、図4に示された同期式半導体メモリ装置は、図1に示された同期式半導体メモリ装置と異なる構成要素として、周波数レジスター4の代わりに周波数検出器14を備えている。
【0063】
周波数検出器14は、入力された外部クロック信号CLKの周波数を検出し、検出された結果に対応して周波数情報である低周波制御信号FL及び高周波制御信号FHを出力する。
【0064】
例えば、半導体メモリ装置が133MHz及び166MHzの周波数を有する外部クロック信号CLKに同期して動作可能である場合、133MHzの外部クロック信号CLKを低周波と定義し、166MHzの外部クロック信号CLKを高周波と定義すれば、133MHzの周波数の外部クロック信号CLKが入力される場合、低周波数制御信号FLがイネーブルされ、166MHzの周波数の外部クロック信号CLKが入力される場合、高周波数制御信号FHがイネーブルされる。
【0065】
周波数情報である低周波制御信号FL及び高周波制御信号FHの信号レベルに応じた本実施の形態に係る同期式半導体メモリ装置の動作は、図1に示されている実施の形態に係る同期式半導体メモリ装置の動作と同様であり、ここでは動作説明を省略する。
【0066】
ここで、周波数検出器14には、同期式半導体メモリ装置に一般的に備えられているDLL(delay locked loop)回路に用いられている周波数検出器を使用することができる。
【0067】
図5は、本発明のさらに別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【0068】
図5に示された同期式半導体メモリ装置は、図1に示された同期式半導体メモリ装置と同様に、状態制御部21、アドレスバッファ22、モードレジスター23、駆動部25、データ入出力バッファ26、及びメモリ部27を備えて構成され、駆動部25はバースト制御部28、オートプリチャージ制御部29、及びロー制御部30を備えている。
【0069】
そして、図5に示された同期式半導体メモリ装置は、図1に示された同期式半導体メモリ装置と異なる構成要素として、周波数レジスター4の代わりに、複数のヒューズを備えて構成されるヒューズ部24を備えている。
【0070】
ヒューズ部24は、入力された外部クロック信号CLKの周波数を検出し、その検出された結果に対応して所定のヒューズを切断して内部の電気回路を変更し、外部クロック信号CLKの周波数情報として、低周波制御信号FL又は高周波制御信号FHを出力する。
【0071】
例えば、半導体メモリ装置が133MHz及び166MHzの周波数を有する外部クロック信号CLKに同期して動作可能である場合、133MHzの外部クロック信号CLKを低周波と定義し、166MHzの外部クロック信号CLKを高周波と定義すれば、133MHzの周波数の外部クロック信号CLKが入力される場合、低周波に対応するヒューズを切断することによって低周波数制御信号FLがイネーブルされ、166MHzの周波数の外部クロック信号CLKが入力される場合、高周波数に対応するヒューズを切断することによって高周波数制御信号FHがイネーブルされる。
【0072】
周波数情報である低周波数制御信号FL及び高周波数制御信号FHの信号レベルに応じた本実施の形態に係る同期式半導体メモリ装置の動作は、図1に示されている実施の形態に係る同期式半導体メモリ装置の動作と同様であり、ここでは動作説明を省略する。
【0073】
以上の本発明に係る3種類の実施の形態の説明において、外部から入力される外部クロック信号CLKに対して周波数情報である低周波制御信号FL及び高周波FHを決定したが、外部クロック信号CLKから生成される内部クロック信号を使用して低周波制御信号FL及び高周波FHを決定することも可能である。
【0074】
また、同期式半導体メモリ装置が、133MHz、166MHzの2種類のクロックで動作可能である場合を説明したが、動作可能な外部クロック信号CLKの周波数が3種類以上の場合にも、それぞれの動作クロックに対応した周波数情報を生成してセル動作の制御に使用することが可能である。
【0075】
例えば、同期式半導体メモリ装置が100MHz、133MHz及び166MHzで動作可能な場合、それぞれに対応して低周波制御信号FL、中間周波信号FM又は高周波制御信号FHを生成し、バースト制御部8、18、28がこれらの信号に対応した値がパラメーターtDAL、tRDLに設定されるようにすることが可能である。また、低周波制御信号FL及び高周波制御信号FHの組合せによって、周波数情報を伝達することも可能である。例えば、100MHz、166MHzの場合、低周波制御信号FL又は高周波制御信号FHの一方をイネーブルに設定し、他方をディスエーブルに設定し、133MHzの場合、低周波制御信号FL及び高周波制御信号FHの両方をイネーブルに設定することが可能である。
【0076】
また、バースト制御部8、18、28に、バーストカウンターの代わりに遅延回路(図示省略)を装備し、周波数レジスター4の低周波制御信号FLがイネーブルされた場合、バースト終了命令BENDを直ちに出力し、高周波制御信号FHがイネーブルされた場合、バースト終了命令BENDを遅延回路により遅延させた後に出力し、セルノードCNの電位が十分に充電された後にプリチャージが行なわれるようにすることが可能である。
【0077】
また、バースト制御部8、18、28に、バーストカウンターの代わりにパルス幅調節回路(図示省略)を装備し、高周波制御信号FHがイネーブルされた場合に、バースト制御部8、18、28の内部で使用する外部クロック信号CLKのパルス幅を伸長して、低周波制御信号FLがイネーブルされた場合と同程度の時間経過の後にバースト終了命令BENDが立ち上がるように設定することによって、セルノードCNの電位が十分に充電された後にプリチャージが行なわれるようにすることも可能である。
【0078】
また、図1に示した実施の形態において、モードレジスターセット信号MRSに対応する別の制御信号を状態制御部1で生成し、この制御信号によって周波数レジスター4を制御することが可能である。
【0079】
また、DDR(Double Data Rate)SDRAM(Synchronous DRAM)の場合には、DDR SDRAMで一般的に使用されるが同期式半導体メモリ装置では使用されない複数のモードを制御するために用いられるEMRS(extended MRS)を、モードレジスターセット信号MRSに対応する信号として使用して周波数レジスター4を制御することも可能である。
【0080】
【発明の効果】
上記したように、本発明に係る同期式半導体メモリ装置は、同期の基準信号として使用されるクロック信号の周波数に対応する周波数情報を生成し、その周波数情報を利用してワードラインがディスエーブルされるタイミングを適切に設定することによって、メモリセルへのアクセス時における動作不良を防止し、アクセス効率を高めることができる。
【0081】
さらに、本発明に係る同期式半導体メモリ装置は、同期の基準信号として使用されるクロック信号の周波数を検出し、その検出された結果に対応する周波数情報を生成し、その周波数情報を利用してワードラインがディスエーブルされるタイミングを適切に設定することによって、メモリセルへのアクセス時における動作不良を防止し、アクセス効率を高めることができる。
【0082】
なお、本発明について、好ましい実施の形態に基づいて説明したが、これらの実施の形態は例示を目的とするものであり、当業者であれば、本発明に係る技術思想の範囲内で種々の改良、変更、付加等が可能であり、このような改良、変更、付加等も、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【図2】 図1に示した同期式半導体メモリ装置に低周波数のクロック信号が入力される場合の動作タイミング図である。
【図3】 図1に示した同期式半導体メモリ装置に高周波数のクロック信号が入力される場合の動作タイミング図である。
【図4】 本発明の別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【図5】 本発明のさらに別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【符号の説明】
1、11、21 状態制御部
2、12、22 アドレスバッファ
3、13、23 モードレジスター
4 周波数レジスター
5、15、25 駆動部
6、16、26 データ入出力バッファ
7、17、27 メモリ部
8、18、28 バースト制御部
9、19、29 オートプリチャージ制御部
10、20、30 ロー制御部
14 周波数検出器
24 ヒューズ部
Claims (10)
- クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して前記クロック信号の周波数を格納及び判別し、該判別結果に対応して複数の周波数情報信号を出力する周波数レジスターと、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。 - 前記駆動手段は、
前記複数の周波数情報信号に応じて、前記状態制御手段の出力信号と前記動作モード信号とを利用してバースト終了を知らせるバースト終了命令を生成して出力するバースト制御手段、
前記バースト終了命令及び前記状態制御手段の出力信号を利用してオートプリチャージを行うオートプリチャージ命令を出力するオートプリチャージ制御手段、及び
前記オートプリチャージ命令及び前記状態制御手段の出力信号を利用して前記ワードラインを駆動するロー制御手段を備えていることを特徴とする請求項1に記載の同期式半導体メモリ装置。 - 前記バースト制御手段は、
前記クロック信号のクロック数をカウントし、前記バースト終了命令を出力するタイミングを制御するバーストカウンターを備えていることを特徴とする請求項2に記載の同期式半導体メモリ装置。 - 前記バースト制御手段は、
前記複数の周波数情報信号に応じて生成された前記バースト終了命令を遅延させることによって、前記バースト終了命令を出力するタイミングを制御する遅延手段を備えていることを特徴とする請求項2に記載の同期式半導体メモリ装置。 - 前記バースト制御手段は、
入力される前記クロック信号のパルス幅を調整し、該調整後のクロック信号を使用して前記バースト終了命令を出力するタイミングを制御するパルス幅調節手段を備えていることを特徴とする請求項2に記載の同期式半導体メモリ装置。 - 前記周波数レジスターは、
前記クロック信号の異なる周波数に対応する複数の情報を記録する記録手段を備え、
前記状態制御手段の出力信号によって前記記録手段に記録された複数の情報の中から選択された情報に対応して前記複数の周波数情報信号を出力することを特徴とする請求項1に記載の同期式半導体メモリ装置。 - 前記クロック信号は、外部から入力された外部クロック信号であることを特徴とする請求項1に記載の同期式半導体メモリ装置。
- 前記クロック信号は、外部から入力されたクロック信号を利用して生成された内部クロック信号であることを特徴とする請求項1に記載の同期式半導体メモリ装置。
- クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
前記クロック信号の周波数を検出し、前記検出周波数に対応した複数の周波数情報信号を出力する周波数検出器と、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。 - クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
複数個のヒューズを備え、前記クロック信号の周波数に応じて前記ヒューズを切断し、前記アドレスバッファのアドレスを利用して、前記クロック信号の周波数に対応した複数の周波数情報信号を出力するヒューズ部と、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0024100A KR100424118B1 (ko) | 2001-05-03 | 2001-05-03 | 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치 |
KR2001-24100 | 2001-05-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002358784A JP2002358784A (ja) | 2002-12-13 |
JP4168232B2 true JP4168232B2 (ja) | 2008-10-22 |
Family
ID=19709016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002107584A Expired - Fee Related JP4168232B2 (ja) | 2001-05-03 | 2002-04-10 | クロック信号の周波数情報を利用してセル動作を制御する同期式半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6628566B2 (ja) |
JP (1) | JP4168232B2 (ja) |
KR (1) | KR100424118B1 (ja) |
TW (1) | TW550596B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10147956B4 (de) * | 2001-09-28 | 2007-10-31 | Infineon Technologies Ag | Halbleiterspeichereinrichtung |
US20030112665A1 (en) * | 2001-12-17 | 2003-06-19 | Nec Electronics Corporation | Semiconductor memory device, data processor, and method of determining frequency |
US6829184B2 (en) * | 2002-01-28 | 2004-12-07 | Intel Corporation | Apparatus and method for encoding auto-precharge |
US20030229824A1 (en) * | 2002-06-11 | 2003-12-11 | Waller William K. | Device for semiconductor memory repair |
DE10233878B4 (de) * | 2002-07-25 | 2011-06-16 | Qimonda Ag | Integrierter synchroner Speicher sowie Speicheranordnung mit einem Speichermodul mit wenigstens einem synchronen Speicher |
US6985400B2 (en) * | 2002-09-30 | 2006-01-10 | Infineon Technologies Ag | On-die detection of the system operation frequency in a DRAM to adjust DRAM operations |
WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
KR100812600B1 (ko) * | 2005-09-29 | 2008-03-13 | 주식회사 하이닉스반도체 | 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자 |
US7616521B2 (en) | 2005-09-29 | 2009-11-10 | Hynix Semiconductor, Inc. | Semiconductor memory device selectively enabling address buffer according to data output |
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KR100902048B1 (ko) | 2007-05-14 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 장치의 어드레스 수신회로 |
KR100922880B1 (ko) * | 2008-06-05 | 2009-10-20 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 오토프리차지 제어회로 및 방법 |
KR102151181B1 (ko) | 2014-09-05 | 2020-09-02 | 삼성전자주식회사 | 메모리 장치와 이를 포함하는 메모리 시스템 |
KR102337044B1 (ko) * | 2015-07-27 | 2021-12-09 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
KR20180099036A (ko) | 2017-02-28 | 2018-09-05 | 한온시스템 주식회사 | 쿨링모듈 |
US20240055047A1 (en) * | 2022-08-11 | 2024-02-15 | Arm Limited | Burst Read with Flexible Burst Length for On-Chip Memory |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4685614A (en) | 1980-05-27 | 1987-08-11 | Honeywell, Inc. | Analog to digital conversion employing the system clock of a microprocessor, the clock frequency varying with analog input |
JPH05101697A (ja) | 1991-10-02 | 1993-04-23 | Nec Corp | Lsi用故障診断回路 |
US6279116B1 (en) * | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
SE505022C2 (sv) | 1995-08-08 | 1997-06-16 | Saab Dynamics Ab | Metod och anordning för distribution och synkronisering av klocksignaler i ett digitalt system |
JP3238076B2 (ja) * | 1996-08-30 | 2001-12-10 | 株式会社東芝 | カウンタ回路及びこのカウンタ回路を備えた半導体記憶装置 |
US5933379A (en) | 1996-11-18 | 1999-08-03 | Samsung Electronics, Co., Ltd. | Method and circuit for testing a semiconductor memory device operating at high frequency |
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US5956289A (en) | 1997-06-17 | 1999-09-21 | Micron Technology, Inc. | Clock signal from an adjustable oscillator for an integrated circuit |
US5995424A (en) | 1997-07-16 | 1999-11-30 | Tanisys Technology, Inc. | Synchronous memory test system |
JPH11213665A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体回路装置およびその使用方法 |
KR100303993B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 주파수 변화에 따른 출력 데이터 속도 조정 회로 |
KR100301367B1 (ko) | 1998-07-25 | 2001-10-27 | 윤종용 | 감지증폭기제어기능을갖는동기형반도체메모리장치 |
JP3953206B2 (ja) * | 1998-09-24 | 2007-08-08 | 富士通株式会社 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
JP4034886B2 (ja) * | 1998-10-13 | 2008-01-16 | 富士通株式会社 | 半導体装置 |
KR100335268B1 (ko) * | 1998-10-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 자동리프레쉬를이용한멀티워드라인인에이블장치 |
KR100311042B1 (ko) * | 1999-06-26 | 2001-11-02 | 윤종용 | 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법 |
JP4400999B2 (ja) * | 2000-06-29 | 2010-01-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2001
- 2001-05-03 KR KR10-2001-0024100A patent/KR100424118B1/ko not_active IP Right Cessation
-
2002
- 2002-01-31 US US10/060,082 patent/US6628566B2/en not_active Expired - Lifetime
- 2002-03-18 TW TW091105080A patent/TW550596B/zh not_active IP Right Cessation
- 2002-04-10 JP JP2002107584A patent/JP4168232B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002358784A (ja) | 2002-12-13 |
US6628566B2 (en) | 2003-09-30 |
TW550596B (en) | 2003-09-01 |
KR100424118B1 (ko) | 2004-03-24 |
KR20020084956A (ko) | 2002-11-16 |
US20020163851A1 (en) | 2002-11-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040520 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070829 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071129 |
|
A521 | Written amendment |
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|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080702 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4168232 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |