JP5863030B2 - 無瞬断切替装置と方法 - Google Patents

Description

本発明は無瞬断切替装置と方法に関する。

伝送路（例えば光ファイバ伝送路）や装置（例えば該伝送路との間で信号（データ）を送受する装置（局））等を冗長化（例えば運用系と予備系に二重化）し、運用系装置の故障時などに予備系装置に切替ることで、運用を継続可能とする構成がとられている。また、運用系装置から予備系装置への系切替時のデータの欠損を防ぐために、無瞬断切替機能を実装することで、例えば通話・通信サービスの信頼性の確保が図られている。

はじめに無瞬断切替のメモリアクセス制御回路の典型的な一例（参考例）を図８を参照して説明しておく。図８において、運用系装置３１（予備系装置３２）は、ＢＩＰ−８（Ｂｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ）挿入回路１９（２５）、ライト制御回路２０（２６）、無瞬断バッファメモリ２１（２７）、同期制御回路２２（２８）、リード制御回路２３（２９）、エラー検出回路２４（３０）を備えている。

ＢＩＰ−８挿入回路１９（２５）は、入力データ（パラレルハイウェイデータ）に対して、フレーム毎にＢＩＰ−８演算を行い、フレームの所定の位置に演算結果を格納し、無瞬断バッファメモリ２１（２７）に書き込むデータを生成する。

ライト制御回路２０（２６）は、入力データから抽出したマルチフレーム番号について同期監視を行い、同期確立信号及びｚフレーム（ｚは所定の正整数）毎にマルチフレームパルス（ＭＦＰ）を生成し、自系及び他系の同期制御回路２２（２８）に通知する。またライト制御回路２０（２６）は、抽出したマルチフレーム番号を基にｐフレーム（ｐは所定の正整数）毎に無瞬断バッファメモリ２１（２７）へのライトリセット信号（書込メモリアドレス初期化信号）を生成し、ＢＩＰ−８挿入回路１９（２５）で生成したフレームデータを、無瞬断バッファメモリ２１（２７）に書き込む。

同期制御回路２２（２８）は、自系、他系のライト制御回路２０（２６）からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択してリード制御信号を生成し、該リード制御信号をリード制御回路２３（２９）に送出する。

リード制御回路２３（２９）は、同期制御回路２２（２８）から受信したリード制御信号を基準に生成したＭＦ（マルチフレーム）カウンタ値（０〜ｚ）に応じて、ｐフレーム毎に、リードリセット信号（読出メモリアドレス初期化信号）を生成し、無瞬断バッファメモリ２１（２７）に対してデータの読み出しを行う。

無瞬断バッファメモリ２１（２７）は、ｐフレーム以上格納可能な容量を持つメモリであり、ライト制御回路２０（２６）からライトリセット信号が発行されるたびに、無瞬断バッファメモリ２１（２７）の書き込み先頭アドレスから順にデータを書き込んでいき、リード制御回路２３（２９）からリードリセット信号が発行されるたびに、無瞬断バッファメモリ２１（２７）の読み出し先頭アドレスから順にデータを読み出していくバッファ（ＦＩＦＯ：Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）からなる。

エラー検出回路２４（３０）は、無瞬断バッファメモリ２１（２７）から読み出したデータに対して、フレーム毎にＢＩＰ−８演算を行い、フレーム内に格納されているＢＩＰ−８値と比較して、フレームデータの正常性を確認する。

運用系装置と予備系装置のライト制御回路２０、２６は、運用系装置と予備系装置でそれぞれ受信した入力データからマルチフレーム番号を抽出し、無瞬断バッファメモリ２１、２７へのライトリセットタイミングを生成し、運用系装置と予備系装置の同期制御回路２２、２８は、運用系・予備系装置間でメモリリードリセットタイミングの同期をとり、無瞬断バッファメモリ２１、２７へのリードリセットタイミングを、運用系と予備系装置で同一タイミングとして無瞬断で系の切替を行う。

なお、無瞬断切替回路として例えば特許文献１、２等が知られている。特許文献１には、運用系・予備系でメモリを共用する構成が開示されている。特許文献１において、フレーム／マルチフレーム同期検出部は６４フレーム単位のマルチフレームの同期をとり、フレームバッファはエラーを検出するまでの時間分のデータを保持し、書き込み判定部は書き込みデータと書き込みアドレスをステータスビットと、該当アドレスのメモリ部の該アドレスに書き込まれたステータスビットの値を参考にしてメモリ部への書き込み判定を行い、アドレス比較部は運用系、予備系の書き込みアドレスを比較して遅い側の系のアドレスを基に読み出し位相を生成する。また、特許文献２においては、運用系と予備系装置が、ＭＦ（マルチフレーム）同期回路、位相比較回路、ＦＩＦＯ、メモリ読み出し回路、書き込み読み出し位相比較、挿抜検出部、運用状態監視部を備え、無瞬断切替部を備えた構成が開示されている。

特開２０００−０１３３４６号公報 特許第３３８９０６２号公報

以下に参考例及び関連技術の分析を与える。

無瞬断切替装置では、図８に参考例として示したように、運用系装置と予備系装置で無瞬断バッファメモリ２１（２７）へのライトリセットのタイミングは、ライト制御回路２０（２６）において、運用系装置と予備系装置ごとに個別のタイミングで生成している。また運用系から予備系への無瞬断切替を正常に行うために、無瞬断バッファメモリ２１（２７）へのリードリセットのタイミングは、同期制御回路２２（２８）により、運用系と予備系装置間で同期させている。

また、一旦、状態が確定して運用状態に入ると、運用系から予備系の両系で同期が外れるまでは、ライトリセット信号とリードリセット信号のタイミングは再同期されないようにしている。

したがって、運用系と予備系間で系の切替を行う（予備系を新運用系とし、運用系を新予備系とする）場合に、次のような問題が生じることがある。

運用系と予備系間で系の切替を行っても、無瞬断バッファメモリへのリードリセットのタイミングは変わらないので、伝送路の経路変更等で運用系と予備系の系間の伝送路（主に光ファイバ）の線長差が大きくなった場合、無瞬断バッファメモリ２１（２７）へのライトリセットのタイミングがずれる。この状態で、系の切替を行うと、無瞬断バッファメモリへのライトリセットのタイミングが変わる。その結果、新運用系装置での無瞬断バッファメモリに対するライトリセットのタイミングとリードリセットのタイミングの位置関係が、定常状態での両者の位相差の規定外となることがある。

このような場合、無瞬断バッファメモリへのフレームデータの書き込みアクセスと読み出しアクセスとが競合する。その結果、無瞬断バッファメモリから読み出したフレームデータについてエラー検出回路２４（３０）でＢＩＰ−８エラーを検出してしまい、ハードウェア故障の状態となる（詳細は、本発明の実施形態に対する比較例として図５を参照して後述される)。

また、ＢＩＰ−８エラーによるハードウェア故障の要因が、
・無瞬断バッファメモリのメモリ故障によるＢＩＰ−８エラーの発生であるのか、
・運用系と予備系の両系の位相差によりライトリセットのタイミングとリードリセットのタイミングの位置関係が規定外となり、無瞬断バッファメモリへの書き込みと読み出しのアクセス競合によるＢＩＰ−８エラーの発生であるのか、
を区別することができない、という問題もある。

このため、実際には、メモリ故障ではないにもかかわらず、無瞬断バッファメモリへの書き込みと読み出しのアクセス競合によるメモリ障害をハードウェア故障と判断してしまう場合がある。さらに、ハードウェア故障から復旧するまで、上記した状態（すなわち、書き込みと読み出しのアクセス競合に起因するＢＩＰ−８エラー検出によるハードウェア故障の状態）が継続することになる。この結果、通信サービス等が損なわれる。

なお、特許文献１の構成においては、無瞬断バッファメモリへの書き込みと読み出しの位相差が規定外になったら、自動的に再調整する構成とされる（書き込み位相が読み出し位相より後になったら自動的に再位相合わせを行って読み出し位相を決定する）が、伝送路のジッタ等によってフレームの位置が変動した時には、毎回、再調整（瞬断）が発生することになる。

特許文献２においては、読み出しと書き込みの位相差が規定外（無瞬断切替の許容範囲外）になった場合に、予備系に切替る時のリードリセット信号の再設定を行う方法として、書き込み・読み出し位相比較回路により、ライトリセット信号のリードリセット信号に対する位相差が許容範囲内にあるか否かを常時監視し、前記位相差が許容範囲外にある度に、リードリセット信号の位相タイミングを所望値に再設定するものである。この場合、位相調整が行われる度に、一時的に不連続状態が生じる等の一時的な障害（読み出しフレーム異常）が発生する。また、系切替時に、リードリセット信号の位相を自動調整すると、無瞬断バッファメモリの読み出し時にエラーが発生した場合、読み出しタイミングによるエラーであるのか、本当のメモリ故障（ハードウェア故障）によるエラーであるのかを区別することができなくなる。

本発明は、上記問題点に鑑みて創案されたものであって、その目的は、系切替時、バッファメモリへの書き込みと読み出しのタイミングの位相差による競合を回避し、データエラーによる故障に対して自律で復旧可能とする無瞬断切替装置と方法を提供することにある。

本発明によれば、運用系装置と予備系装置の各々が、受信した入力データからマルチフレーム番号を抽出し、バッファメモリへのライトリセット信号を生成するライト制御回路と、
自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期が確立したほうの系のマルチフレームパルスを選択してリード制御信号を生成する同期制御回路と、
前記同期制御回路から受け取った前記リード制御信号を基準として予め定められた所定数のフレーム毎に、前記バッファメモリへのリードリセット信号を生成するリード制御回路と、
前記バッファメモリから読み出したデータに対して検査情報を算出する演算を行い、フレーム内に格納されている検査情報と比較して、データのエラーを検出するエラー検出回路と、
を備え、系切替後、予備系から新たに運用系に切り替わった装置の前記同期制御回路において、予め定められた所定期間のウィンドウ内に前記エラー検出回路でエラーが検出された場合、前記バッファメモリへの前記リードリセット信号のタイミングを再設定する制御を行う無瞬断切替装置が提供される。

本発明によれば、運用系装置と予備系装置の各装置により実行される処理が、
受信した入力データからマルチフレーム番号を抽出し、バッファメモリへのライトリセット信号を生成するライト制御工程と、
自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期が確立したほうの系のマルチフレームパルスを選択してリード制御信号を生成する同期制御工程と、
前記リード制御信号を基準として、予め定められた所定数のフレーム毎に、前記バッファメモリへのリードリセット信号を生成するリード制御工程と、
前記バッファメモリから読み出したデータに対して検査情報を算出し、フレーム内に格納されている検査情報と比較して、データのエラーを検出するエラー検出工程と、
を含み、
系切替後、予備系から新たに運用系に切り替わった装置では、前記同期制御工程において、予め定められた所定期間のウィンドウ内に、前記エラー検出工程でエラーが検出された場合、前記バッファメモリへの前記リードリセット信号のタイミングを再設定する無瞬断切替方法が提供される。

本発明によれば、系切替時、バッファメモリへの書き込みと読み出しのタイミングの位相差による競合を回避し、データエラーによる装置故障に対して自律復旧を可能としている。

本発明の第１の例示的な実施形態の構成を示す図である。 本発明の第１の例示的な実施形態の同期制御部の構成を示す図である。 本発明の第１の例示的な実施形態の動作例を説明する図である。 本発明の第１の例示的な実施形態の動作例を説明する図である。 比較例の動作例を説明する図である。 本発明の第１の例示的な実施形態の動作例を説明する図である。 本発明の第２の例示的な実施形態の同期制御部の構成を示す図である。 参考例の構成を示す図である。

本発明の好ましい形態、及び、実施形態を以下に説明する。本発明の好ましい形態によれば、系切替後に予備系から運用系に切り替わった装置の同期制御回路は所定期間のウインドウ内にエラー検出回路でエラーが検出された場合に、リードリセット信号のタイミングを再設定する構成とされる。より詳しくは、運用系装置と予備系装置（図１の１３、１４）は各々、受信した入力データからマルチフレーム番号を抽出し、バッファメモリ（図１の３、９）へのライトリセットタイミングを生成するライト制御回路（図１の２、８）と、自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択しリード制御信号を生成し、リード制御回路（図１の５、１１）に通知する同期制御回路（図１の４、１０）と、前記同期制御回路（図１の４、１０）から受信した前記リード制御信号を基準に、予め定めたフレーム毎に、前記バッファメモリ（図１の３、９）のリードリセットタイミングを生成するリード制御回路（図１の５、１１）と、前記バッファメモリ（図１の３、９）から読み出したデータに対して、フレーム毎に検査情報算出の演算を行い、フレーム内に格納されているデータ検査情報と比較し、値が一致しない場合、エラーと判定し、前記同期制御回路（図１の４、１０）にエラー信号を通知するエラー検出回路（図１の６、１２）と、を備え、系切替後、予備系から運用系に切り替わった装置の前記同期制御回路（図１の４、１０）は、所定期間のウィンドウ内に、前記エラー検出回路（図１の６、１２）でエラーが検出された場合、リードリセット信号のタイミングを再設定する。

本発明の好ましい形態によれば、前記ライト制御回路（図１の２、８）は、入力データから抽出したマルチフレーム番号について同期監視を行い、同期確立信号及び所定数のフレーム毎にマルチフレームパルスを生成し、自系及び他系の同期制御回路（図１の４、１０）に通知し、前記マルチフレーム番号を基に、予め定められた数のフレーム毎にバッファメモリへのライトリセット信号を生成する。

本発明の好ましい形態によれば、前記同期制御回路（図１の４、１０）は、自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択しリード制御信号を生成し、前記リード制御回路（図１の５、１１）に通知する。前記リード制御回路（図１の５、１１）は、前記同期制御回路（図１の４、１０）から受信した前記リード制御信号を基準に生成したマルチフレームカウンタ値に応じて、予め定めたフレーム毎に、リードリセット信号を生成し、前記バッファメモリ（図１の３、９）からデータの読み出しを行う。本発明の好ましい形態によれば、前記バッファメモリ（図１の３、９）は、前記ライトリセット信号が発行されると、書き込み先頭アドレスから順にデータを書き込んでいき、リードリセット信号が発行されると、読み出し先頭アドレスから順にデータを読み出す。前記エラー検出回路（図１の６、１２）は、前記バッファメモリ（図１の３、９）から読み出したデータに対して、フレーム毎に検査情報算出の演算を行い、フレーム内に格納されている検査情報と比較して、値が一致しない場合、データエラーと判定し、前記同期制御回路（図１の４、１０）にエラー信号を通知する。

本発明の好ましい形態によれば、系切替後、予備系から運用系に切り替わった装置において、前記同期制御回路（図１の４、１０）において、所定時間期間のウィンドウを生成し、前記ウィンドウ内で、前記エラー検出回路にてエラーが検出された場合、マルチフレームパルスの再同期指示を行って前記リード制御信号を生成し、前記リード制御回路（図１の５、１１）を介して、前記バッファメモリ（図１の３、９）への前記リードリセット信号のタイミングの再設定を行う。

本発明の好ましい形態によれば、前記同期制御回路（図２の４、１０）は、同期確立信号により、同期状態を監視し、先に同期確立した系のマルチフレームパルスを選択し、選択したマルチフレームパルスを基準に、リード制御信号を生成するマルチフレームパルス同期制御部（図２のＭＦＰ同期制御部１５）と、活性状態で運用系、非活性状態で予備系を示す制御信号（ＡＣＴ信号：活性状態のＡＣＴ信号が入力される装置が運用系となる）を監視し、系切替が発生して前記制御信号の値が活性状態に変化した後、予め定められた所定数（最大ｓ個）のフレームの間、系切替ウィンドウ信号をイネーブルとするウィンドウ制御部（図２の１６）と、前記系切替ウィンドウ信号がイネーブルの時に、前記エラー検出回路（図１の６、１２）からエラー信号（ＢＩＰ−８エラー信号）を受信した場合、前記マルチフレームパルス同期制御部（図２の１５）に対して、前記マルチフレームパルスの再同期指示を行い、前記ウィンドウ制御部（図２の１６）に対して、ディセーブル信号を送出するリードリセット制御部（図２のＲＲ制御部１７）とを備えている。

本発明の別の好ましい形態によれば、前記同期制御回路（図７の４’、１０’）は、系切替ウィンドウがイネーブル時に、前記エラーを複数回検出した場合に、前記リードリセット制御部（図７のＲＲ制御部１７）に対してエラー信号を通知するエラー検出保護部（図７の１８）を備えた構成としてもよい。

本発明の好ましい形態の一つによれば、系切替後、新たな運用系装置（予備系装置から運用系に切り替わった装置）は、同期制御回路におけるウィンドウ制御およびエラー検出回路でのＢＩＰ−８エラー検出監視結果から、無瞬断バッファメモリへのリードリセット信号の再設定を行うか否かを判定する。すなわち、系の切替と、エラー検出回路１２でのＢＩＰ−８エラーの検出をトリガとし、リードリセット信号のタイミングを再設定する。

また、系切替を実行した際、系切替後、同期制御回路（図１の４、１０）においてウィンドウ制御を行い、ウィンドウ内でエラー検出回路が、例えばＢＩＰ−８エラーを検出した場合には、同期制御回路とリード制御回路により、無瞬断バッファメモリへのリードリセット信号のタイミングを変更する。同期制御回路（図１の４、１０）で行われるウィンドウ制御は、ＢＩＰ−８エラーが、メモリ故障によるものであるか、又は、系切替に起因するメモリアクセス競合によるエラーであるか、を判断するために用いられる。

上記構成により、系切替後の新運用系装置での無瞬断バッファメモリへの書き込みと読み出しの競合の発生を回避し、ＢＩＰ−８エラーの発生を解消し、無瞬断バッファメモリからのフレームデータ読み取り時において、ＢＩＰ−８エラーの検出によるハードウェア故障から、ＢＩＰ−８エラーの発生を解消することで、自律的に、回復することができる。その後、新しいリードリセットタイミングを、新たに予備系となった装置に通知して、両系で再度リードリセットのタイミングを同期させる。以下、例示的な実施形態について説明する。

＜実施形態１＞
図１は、本発明の例示的な第１の実施形態の構成を示す図である。図１を参照すると、運用系装置１３（予備系装置１４）において、ＢＩＰ−８挿入回路１（７）は、入力データ（パラレルハイウェイデータ）に対して、フレーム毎にＢＩＰ−８演算を行い、フレームの所定の位置に演算結果を格納し、無瞬断バッファメモリ３に書き込むデータを生成する。

ライト制御回路２（８）は、入力データから抽出したマルチフレーム番号（０からｚ：ｚは予め定められた所定の正整数）について同期監視を行い、同期確立信号及びｚフレーム毎にマルチフレームパルス（ＭＦＰ）を生成し、自系及び他系の同期制御回路４（１０）に通知する。また抽出したマルチフレーム番号を基に、ｐフレーム（ｐは予め定められた所定の正整数）毎に無瞬断バッファメモリ３（９）へのライトリセット信号（書込メモリアドレス初期化信号）を生成し、ＢＩＰ−８挿入回路１で生成したフレームデータを、無瞬断バッファメモリ３（９）に書き込む。

同期制御回路４（１０）は、自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択しリード制御信号を生成し、リード制御回路５（１１）に通知する。

リード制御回路５（１１）は、同期制御回路４（１０）から受信したリード制御信号を基準に生成したＭＦカウンタ値（０からｚ）に応じて、ｐフレーム毎に、リードリセット信号（読出メモリアドレス初期化信号）を生成し、無瞬断バッファメモリ３（９）に対して、リードの実行を行う。

無瞬断バッファメモリ３（９）は、ｐフレーム以上格納可能な容量を持つメモリであり、ライトリセット信号が発行される度に、無瞬断バッファメモリ３（９）の書き込み先頭アドレスから順にデータを書き込んでいき、リードリセット信号が発行される度に、無瞬断バッファメモリ３（９）の読み出し先頭アドレスから順にデータを読み出していくバッファ（ＦＩＦＯ）からなる。

エラー検出回路６（１２）は、無瞬断バッファメモリ３（９）から読み出したフレームデータに対して、フレーム毎にＢＩＰ−８演算を行い、フレーム内に格納されているＢＩＰ−８値と比較して、フレームデータの正常性を確認する。

エラー検出回路６（１２）において、ＢＩＰ−８演算結果と格納された値が一致しない場合、ＢＩＰ−８エラーと判定し、同期制御回路４にＢＩＰ−８エラー信号を通知する。また予備系装置１４においても同様の動作を行う。

図２は、図１の同期制御回路４（１０）の構成の一例を示す図である。図２において、ＭＦＰ（マルチフレームパルス）同期制御部１５は、ライト制御回路２、８からの同期確立信号により、同期状態を監視し、先に同期確立した系のマルチフレームパルスを選択し、選択したマルチフレームパルスを基準に、リード制御信号を生成する。

ウィンドウ制御部１６は、ＡＣＴ信号を監視し、系切替が発生し、ＡＣＴ信号の値が変化（例えば、スタンバイ状態（ＳＢＹ）からアクティブ（ＡＣＴ）状態）した後、最大ｓフレーム（ｓは所定の正整数）の間、系切替ウィンドウ信号をイネーブルにする。スタンバイ状態（ＳＢＹ）からアクティブ（ＡＣＴ）状態となったＡＣＴ信号（活性化信号）を入力する装置は、予備系から運用系装置となる。スタンバイ状態（ＳＢＹ）のＡＣＴ信号（活性化信号）を入力する装置は予備系装置である。

また、ウィンドウ制御部１６は、ｓフレーム間ＢＩＰ−８エラーを検出しなかった場合、系切替ウィンドウ信号はディセーブルにする。

ＲＲ（Ｒｅａｄ Ｒｅｓｅｔ）制御部１７は、系切替ウィンドウ信号がイネーブルの時に、図１のエラー検出回路６（１２）から出力されるＢＩＰ−８エラー信号を受信した場合、ＭＦＰ同期制御部１５に対して、ＭＦＰの再同期指示を行う。またウィンドウ制御部１６に対して、ディセーブル信号を送出する。

ウィンドウ制御部１６は、ディセーブル信号を受信すると、系切替ウィンドウ信号をディセーブルにする。

ただし、ＲＲ制御部１７は、系切替ウィンドウ外で、ＢＩＰ−８エラー信号を検出した時は、メモリ故障と判断して、ＭＦＰ同期制御部１５に対する再同期指示を行わない。

ＭＦＰ同期制御部１５は、ＲＲ制御部１７からＭＦＰ再同期指示を受信すると、他系のマルチフレームパルスを選択していた場合、自系マルチフレームパルスの選択に切替え、リード制御信号を再生成する。これにより、図１のリード制御回路５（１１）において、ＭＦカウンタ（不図示）も再同期され、リードリセット信号が再設定される。

以下、本実施形態の動作について、図３乃至図６に示すタイムチャートを用いて説明する。

図３を参照して、ライトリセット信号（ＷＲ）及びリードリセット信号（ＲＲ）の生成方法を説明する。図３には、入力データ（１フレーム＝１２５ｕｓ（ｕ：ｍｉｃｒｏ ｓｅｃｏｎｄ））、マルチフレーム番号ＭＦＮｏ、ライトリセット信号ＷＲ、マルチフレームパルスＭＦＰ、マルチフレームカウント（ＭＦカウント）、リードリセット信号（ＲＲ）の時間軸上での推移が示されている。

まず、入力データからマルチフレーム番号（ＭＦＮｏ）を抽出し、マルチフレーム番号がｍの時、ライトリセット信号（ＷＲ）を生成する。

マルチフレーム番号がｍ−１の時、マルチフレームパルス（ＭＦＰ）を生成し、選択した系のマルチフレームパルスを受信した次のフレームで、ＭＦカウント（図１、２では図示されない）をｍに設定する。

以降、ＭＦカウントは、１フレーム（１２５ｕｓ）ごとに１ずつカウントアップしていく。そして、ＭＦカウントがｍ＋ｎの時、リードリセット信号（ＲＲ）を生成する。

これにより、運用系と予備系のうち基準となる系のライトリセット信号（ＷＲ）から、ｎフレーム後に、リードリセット信号（ＲＲ）が設定される。ここで、ライトリセット信号（ＷＲ）とリードリセット信号（ＲＲ）の周期は、ともに、ｐフレーム分の期間（＝ｐ×１２５ｕｓ）とする。

図４を参照して、無瞬断系切替が正常に実行可能な場合について説明する。図４には、運用系入力データと運用系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、予備系入力データと予備系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、運用系のリードデータと予備系のリードデータの時間軸上の推移が示されている。

運用系・予備系それぞれで設定されたタイミングのライトリセット信号（ＷＲ）を基準に無瞬断バッファメモリの初期アドレスから順々に書き込んでいき、運用系・予備系共通のリードリセット信号（ＲＲ）を基準に、両系同時に無瞬断バッファメモリ（３、９）の読み出しを開始する。ここで、予備系のライトリセット信号（ＷＲ）の位置が運用系のライトリセット信号（ＷＲ）の位置に対して、無瞬断切替可能範囲ｑ（ｕｓ）以内にあるとき、運用系から予備系への系切替を正常に行うことができる。

次に図５を参照して、無瞬断系切替が正常に行えない場合について説明する。図５には、運用系入力データと運用系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、予備系入力データと予備系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、予備系のリードデータの時間軸上の推移が示されている。なお、図５は、参考例として説明した図８の構成において、無瞬断系切替が正常に行えない場合を説明するための比較例である。

図５において、運用系と予備系でフレームの位相関係が大きくずれており、予備系のライトリセット信号（ＷＲ）の位置が、運用系のライトリセット信号（ＷＲ）の位置に対して、無瞬断切替可能範囲ｑ（ｕｓ）外（規格外）にある時、ライトリセット信号（ＷＲ）とリードリセット信号（ＲＲ）の位相関係から、予備系の無瞬断バッファメモリ（図８の２７）へからの読み出し処理が、無瞬断バッファメモリ（図８の２７）への書き込み処理を途中で追い越してしまう（無瞬断バッファメモリ２７への読み出しアドレスが書き込みを追い越す）。

この時、予備系の無瞬断バッファメモリ（図８の２７）からの読み出しデータ（予備系リードデータ）が壊れてしまい、エラー検出回路３０において、データの正常性を確認するためのＢＩＰ−８チェックで、エラー（例えばｍ＋ｐフレームのデータとｍフレームのデータが１フレーム内に混在）となってしまう。なお、無瞬断バッファメモリへの書き込み処理は、読み出し処理に比べ時間がかかるものとする。

書き込みと読み出しの位相関係がこのような状態で、運用系と予備系間での系切替を行うと、無瞬断バッファメモリからの読み出しでＢＩＰ−８エラーが発生し、ハードウェア故障と判断し、そのまま、このハードウェア故障が継続することになる。

かかる状況に対して、図１、図２を参照して説明した本実施形態によれば、運用系と予備系で、ライトリセットのタイミングの位相差が大きい時に、系切替を行い、無瞬断バッファメモリへの読み出しでＢＩＰ−８エラーが発生してハードウェア故障となった時の救済（復旧）を可能とする構成を提供する。

図６を参照して、図１、図２に示した本実施形態の動作を説明する。図６には、運用系入力データと運用系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、予備系入力データと予備系のライトリセット信号ＷＲ、リードリセット信号ＲＲ、予備系のリードデータ、同期制御回路（図２の４、１０）におけるＡＣＴ信号、系切替ウィンドウ、ＢＩＰ−８エラー信号、ＭＦＰ再同期指示の時間軸上の推移（値、波形）が示されている。

系切替によって、ＡＣＴ信号が、ＳＢＹ状態（特に制限されないが、例えばＬｏｗレベル）からＡＣＴ状態（Ｈｉｇｈレベル）に変化すると、ウィンドウ制御部１６は、系切替ウィンドウ信号をイネーブル状態（特に制限されないが、例えばＨｉｇｈレベル）にする。

次に、この系切替ウィンドウ信号がイネーブルの時、ＢＩＰ−８エラーが検出されると（特に制限されないが、ＢＩＰ−８エラー信号がＬｏｗレベルからＨｉｇｈレベルへ遷移）、ＲＲ制御部１７は、ＭＦＰ再同期指示信号を活性化する（特に制限されないが、Ｈｉｇｈパルス）。活性化したＭＦＰ再同期指示信号を受け、ＭＦ同期制御部１５は、自系のライトリセット信号（ＷＲ）＋ｎフレームの位置（時間軸上）に、リードリセット信号（ＲＲ）の再設定を行う。これにより、無瞬断バッファメモリへの書き込みと読み出し処理の競合が解消され、ＢＩＰ−８エラーも解消される。

系切替ウィンドウ信号は、系切替での無瞬断バッファメモリへの書き込みと読み出し処理の競合に起因するＢＩＰ−８エラーと、メモリ故障によるＢＩＰ−８エラーを区別するためのものである。

系切替ウィンドウ信号がディセーブル（特に制限されないが、例えばＬｏｗレベル）のときに、ＢＩＰ−８エラーが発生した時は、メモリ故障によるものとし、ＲＲ制御部１７では、ＭＦＰ再同期指示信号を活性化せず（Ｌｏｗレベルに保持）、リードリセット信号は再設定せずに、ハードウェア故障とする。

以上説明したように、本実施形態においては、運用系・予備系の二重化冗長構成をとる装置において、通常構成のままでは、例えば伝送路の系間線長差が大きく、無瞬断系切替が正常に行えない場合に、系切替をトリガとする系切替ウィンドウ制御と、ＢＩＰ−８エラー検出の条件から、リードリセット信号を再設定することで、ＢＩＰ−８エラーの発生を解消している。このため、系切替に起因する無瞬断バッファメモリへの書き込みと読み出しアクセスの競合に起因するＢＩＰ−８エラーのハードウェア故障状態から、自律で復旧できる。

＜実施形態２＞
次に、本発明の他の例示的な実施形態について説明する。本実施形態の基本的構成は、前記実施形態１と同様であるが、ＢＩＰ−８の生成とその検出は、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）等の他の誤り検出符号を用いる構成としてもよい。

また、本実施形態では、同期制御回路４’（１０’）についてさらに工夫している。図７は、本実施形態の同期制御回路４’（１０’）の構成例を示す図である。図７を参照すると、ウィンドウ制御部１６から系切替ウィンドウを受け、ＢＩＰ−８エラー信号を受け、ＢＩＰ−８エラー信号をＲＲ制御部１７に出力するエラー検出保護部１８が追加されている。ＭＦ同期制御部１５、ウィンドウ制御部１６、ＲＲ制御部１７は、図２の構成と同一であるため説明は省略する。

エラー検出保護部１８は、系切替ウィンドウがイネーブル状態のときに、ＢＩＰ−８エラーを複数回検出した場合に、ＲＲ制御部１７に対して、ＢＩＰ−８エラー信号として通知する。エラー検出保護部１８は、系切替ウィンドウがイネーブル時にのみ動作し、系切替ウィンドウがディセーブル時には、ＢＩＰ−８エラーを検出しても、ＲＲ制御部１７に対して、ＢＩＰ−８エラー信号は通知しない（マスクする）。これにより、リードリセット信号の乱れ等（タイミングばらつき）による、ＢＩＰ−８エラーの誤検出を防ぎ、エラー検出の精度の向上を図ることができる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、７、１９、２５ ＢＩＰ−８挿入回路
２、８、２０、２６ ライト制御回路
３、９、２１、２７ 無瞬断バッファメモリ
４、４’、１０、１０’、２２、２８ 同期制御回路
５、１１、２３、２９ リード制御回路
６、１２、２４、３０ エラー検出回路
１３、３１ 運用系装置
１４、３２ 予備系装置
１５ ＭＦＰ同期制御部
１６ ウィンドウ制御部
１７ ＲＲ制御部
１８ エラー検出保護部

Claims (10)

1. 運用系装置と予備系装置の各々が、
   受信した入力データからマルチフレーム番号を抽出し、バッファメモリへのライトリセット信号を生成するライト制御回路と、
   自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期が確立したほうの系のマルチフレームパルスを選択してリード制御信号を生成する同期制御回路と、
   前記同期制御回路から受け取った前記リード制御信号を基準として予め定められた所定数のフレーム毎に、前記バッファメモリへのリードリセット信号を生成するリード制御回路と、
   前記バッファメモリから読み出したデータに対して検査情報を算出する演算を行い、フレーム内に格納されている検査情報と比較して、データのエラーを検出するエラー検出回路と、
   を備え、
   系切替後、予備系から新たに運用系に切り替わった装置の前記同期制御回路において、予め定められた所定期間のウィンドウ内に前記エラー検出回路でエラーが検出された場合、前記バッファメモリへの前記リードリセット信号のタイミングを再設定する制御を行う、ことを特徴とする無瞬断切替装置。
2. 前記ライト制御回路は、前記入力データから抽出したマルチフレーム番号について、同期監視を行い、同期確立信号、及び、予め定められた所定数のフレーム毎にマルチフレームパルスを生成してこれらを自系及び他系の前記同期制御回路に通知し、前記マルチフレーム番号を基に、予め定められた数のフレーム毎に、前記バッファメモリへの前記ライトリセット信号を生成し、
   前記同期制御回路は、自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択し、前記リード制御信号を生成して前記リード制御回路に通知し、
   前記リード制御回路は、前記同期制御回路から受信した前記リード制御信号を基準に生成したマルチフレームカウンタ値に応じて、予め定められた所定数のフレーム毎に、前記リードリセット信号を生成して前記バッファメモリからデータの読み出しを行い、
   前記バッファメモリは、前記ライト制御回路から前記ライトリセット信号が出力されると、先頭アドレスからデータを書き込んでいき、前記リード制御回路から前記リードリセット信号が出力されると、先頭アドレスからデータを読み出して行き、
   前記エラー検出回路は、前記バッファメモリから読み出したデータに対してフレーム毎に、検査情報算出の演算を行い、前記算出した検査情報を、前記フレーム内に格納されている検査情報と比較して、両者の値が一致しない場合、エラーと判定し、前記同期制御回路にエラー信号を通知し、
   系切替後、予備系から運用系に切り替わった装置の前記同期制御回路において、所定期間のウィンドウを生成し、
   前記ウィンドウ内で前記エラー検出回路でエラーが検出された場合、マルチフレームパルスの再同期指示を行って前記リード制御信号を生成し、
   前記リード制御回路を介して、前記バッファメモリへの前記リードリセット信号のタイミングの再設定を行う、ことを特徴とする請求項１記載の無瞬断切替装置。
3. 前記運用系装置と前記予備系装置の各々が、前記入力データに対して、フレーム毎に検査情報算出の演算を行い、フレームの所定の位置に前記検査情報を格納し、前記バッファメモリに書き込むデータを生成する検査情報挿入回路を備えている、ことを特徴とする請求項１又は２記載の無瞬断切替装置。
4. 前記同期制御回路は、前記同期確立信号により、同期状態を監視し、先に同期確立した系のマルチフレームパルスを選択し、選択したマルチフレームパルスを基準に、前記リード制御信号を生成するマルチフレームパルス同期制御部と、
   活性状態で運用系、非活性状態で予備系を示す制御信号を監視し、系切替が発生して前記制御信号の値が活性状態に変化した後、最大で予め定められた所定数のフレーム期間の間、系切替ウィンドウ信号をイネーブルに設定するウィンドウ制御部と、
   前記系切替ウィンドウ信号がイネーブルのときに、前記エラー検出回路からエラー信号を受信した場合、前記マルチフレームパルス同期制御部に対して、前記マルチフレームパルスの再同期指示を行い、前記ウィンドウ制御部に対してディセーブル信号を送出するリードリセット制御部と、
   を備えている、ことを特徴とする請求項２又は３記載の無瞬断切替装置。
5. 前記同期制御回路は、前記系切替ウィンドウがイネーブル時に、前記エラー検出回路からのエラー信号を複数回受け取った場合に、前記リードリセット制御部に対して、エラー信号を通知する、エラー検出保護部をさらに備えている、ことを特徴とする請求項４記載の無瞬断切替装置。
6. 運用系装置と予備系装置の各装置で実行される処理が、
   受信した入力データからマルチフレーム番号を抽出し、バッファメモリへのライトリセット信号を生成するライト制御工程と、
   自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期が確立したほうの系のマルチフレームパルスを選択してリード制御信号を生成する同期制御工程と、
   前記リード制御信号を基準として、予め定められた所定数のフレーム毎に、前記バッファメモリへのリードリセット信号を生成するリード制御工程と、
   前記バッファメモリから読み出したデータに対して検査情報を算出し、フレーム内に格納されている検査情報と比較して、データのエラーを検出するエラー検出工程と、
   を含み、
   系切替後、予備系から新たに運用系に切り替わった装置では、前記同期制御工程において、予め定められた所定期間のウィンドウ内に、前記エラー検出工程でエラーが検出された場合、前記バッファメモリへの前記リードリセット信号のタイミングを再設定する、ことを特徴とする無瞬断切替方法。
7. 前記ライト制御工程は、前記入力データから抽出したマルチフレーム番号について、同期監視を行い、同期確立信号及び予め定められた所定数のフレーム毎にマルチフレームパルスを生成し、自系及び他系の前記同期制御工程に通知し、前記マルチフレーム番号を基に、予め定められた数のフレーム毎にバッファメモリへの前記ライトリセット信号を生成し、
   前記バッファメモリは、前記ライトリセット信号が発行されると、先頭アドレスからデータを書き込んでいき、
   前記同期制御工程は、自系、他系からの同期確立信号及びマルチフレームパルスから、先に同期確立したほうの系のマルチフレームパルスを選択し、前記リード制御信号を生成して前記リード制御工程に通知し、
   前記リード制御工程は、前記同期制御工程から受信した前記リード制御信号を基準に生成したマルチフレームカウンタ値に応じて、予め定められた所定数のフレーム毎に、リードリセット信号を生成して前記バッファメモリからデータの読み出しを行い、
   前記バッファメモリは、前記リードリセット信号が発行されると、先頭アドレスからデータを読み出して行き、
   前記エラー検出工程は、前記バッファメモリから読み出したデータに対して、フレーム毎に、検査情報算出の演算を行い、前記算出した検査情報を、前記フレーム内に格納されている検査情報と比較して、両者の値が一致しない場合、エラーと判定し、前記同期制御工程にエラー信号を通知し、
   系切替後、予備系から運用系に切り替わった装置の前記同期制御工程において、所定期間のウィンドウを生成し、
   前記ウィンドウ内で前記エラー検出工程でエラーが検出された場合、マルチフレームパルスの再同期指示を行って前記リード制御信号を生成し、
   前記リード制御工程を介して、前記バッファメモリへの前記リードリセット信号のタイミングの再設定を行う、ことを特徴とする請求項６記載の無瞬断切替方法。
8. 前記運用系装置と前記予備系装置の各々が、
   前記入力データに対して、フレーム毎に検査情報算出の演算を行い、フレームの所定の位置に前記検査情報を格納し、前記バッファメモリに書き込むデータを生成する、ことを特徴とする請求項６又は７記載の無瞬断切替方法。
9. 前記同期制御工程は、
   前記同期確立信号により、同期状態を監視し、先に同期確立した系のマルチフレームパルスを選択し、選択したマルチフレームパルスを基準に、前記リード制御信号を生成するマルチフレームパルス同期制御工程と、
   活性状態で運用系、非活性状態で予備系を示す制御信号を監視し、系切替が発生して前記制御信号の値が活性状態に変化した後、最大で予め定められた所定数のフレーム期間の間、系切替ウィンドウ信号をイネーブルに設定するウィンドウ制御工程と、
   前記系切替ウィンドウ信号がイネーブルのときに、前記エラー信号を受信した場合、前記マルチフレームパルス同期制御工程に対して、前記マルチフレームパルスの再同期指示を行い、前記ウィンドウ制御工程に対してディセーブル信号を送出するリードリセット制御工程と、
   を含む、ことを特徴とする請求項６又は７記載の無瞬断切替方法。
10. 前記同期制御工程は、前記系切替ウィンドウがイネーブル時に、前記エラー検出回路からのエラー信号を複数回受け取った場合に、前記リードリセット制御工程に対して、エラー信号を通知する、ことを特徴とする請求項９記載の無瞬断切替方法。

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