JP5013309B2 - フォールトトレラントコンピュータ、そのトランザクション同期制御方法 - Google Patents
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Description
図1は、本発明の実施の形態に係るフォールトトレラントコンピュータの構成を示すブロック図である。フォールトトレラントコンピュータ8は、中央演算処理装置(CPU:Central Processing Unit)としてCPUモジュール11とCPUモジュール12とを備えて冗長化され、入出力装置としてIOモジュール21とIOモジュール22とを備えて冗長化されている。このように、フォールトトレラントコンピュータ8は、コンピュータの構成要素となるCPUモジュールとIOモジュールとが冗長化されることにより、各モジュールの何れかが故障した場合にその故障モジュールを切離し、残りのモジュールで動作を継続することが可能となる。
11、12 CPUモジュール
21、22 IOモジュール
30、31、32 トランザクション比較制御部
41、42 IOコントローラ
51、52 CPUバスタイミング比較部
111、112、191、192 タイミング調整用遅延バッファ
121、122 同期外れ補償用待ち合わせバッファ
130 バッファ使用量監視部
140 比較器
150 バッファ出力制御部
160 データフロー制御部
170 タイマ
180 IO出力制御部
Claims (13)
- 冗長化され、ロックステップ動作する演算処理部と、
冗長化され、前記演算処理部に接続される入出力部と
を具備し、
前記入出力部は、前記演算処理部の同期外れを検出する検出部と、前記演算処理部に対応して設けられ、前記演算処理部から出力されるトランザクションを格納する待ち合わせバッファとを含み、前記検出部が前記待ち合わせバッファに格納される前記トランザクションのデータ数の差分に基づいて前記同期外れを検出したとき、前記演算処理部から出力されるトランザクションのフローを制御するトランザクション比較制御部を備え、
前記検出部が前記同期外れを検出したとき、前記待ち合わせバッファから前記トランザクション出力を停止し、
前記演算処理部を縮退せずに前記同期外れを解消するフォールトトレラントコンピュータ。 - 冗長化される前記演算処理部の各々は、それぞれのバス上のタイミングを比較するバスタイミング比較部を備え、
前記検出部は、前記バスタイミング比較部から出力される比較結果に基づいて前記同期外れを検出する
請求項1に記載のフォールトトレラントコンピュータ。 - 前記待ち合わせバッファは、所定の数以上の前記トランザクションを格納するとき、前記演算処理部に前記トランザクションの出力停止のフロー制御を指示する
請求項1または請求項2に記載のフォールトトレラントコンピュータ。 - 前記待ち合わせバッファに格納される前記トランザクションのデータ数が閾値に達したとき、前記待ち合わせバッファから前記トランザクションの出力を再開する
請求項1から請求項3のいずれか一項に記載のフォールトトレラントコンピュータ。 - 前記演算処理部に対応するそれぞれの前記待ち合わせバッファに格納される前記トランザクションのデータ数が同数になったとき、前記待ち合わせバッファから前記トランザクションの出力を再開する
請求項1から請求項4のいずれか一項に記載のフォールトトレラントコンピュータ。 - 前記同期外れが検出されてから、所定の時間を経過したとき、前記待ち合わせバッファから前記トランザクションの出力を再開する
請求項1から請求項5のいずれか一項に記載のフォールトトレラントコンピュータ。 - フォールトトレラントコンピュータの冗長化され、ロックステップ動作する演算処理部の同期外れを検出部が検出する検出ステップと、
前記検出部が前記同期外れを検出したとき、前記演算処理部から出力されるトランザクションのフローをトランザクション比較制御部が制御するトランザクション制御ステップと
を具備し、
前記フォールトトレラントコンピュータは、前記トランザクションを前記演算処理部に対応させて格納する待ち合わせバッファを備え、
前記トランザクション制御ステップは、前記待ち合わせバッファに前記トランザクションを格納してフローを制御するステップを含み、
前記検出ステップは、前記待ち合わせバッファに格納される前記トランザクションのデータ数の差分に基づいて、前記同期外れを検出するステップを含み、
前記演算処理部を縮退せずに前記同期外れを解消するトランザクション同期制御方法。 - 前記演算処理部のバスのタイミングをバスタイミング比較部が比較するバスタイミング比較ステップをさらに備え、
前記検出ステップは、前記バスタイミング比較ステップから通知されるバスタイミングの比較結果に基づいて、前記検出部が前記同期外れを検出するステップを備える
請求項7に記載のトランザクション同期制御方法。 - 前記トランザクション制御ステップは、前記検出ステップにより前記同期外れが検出されたとき、前記トランザクション比較制御部が前記待ち合わせバッファから前記トランザクションの出力を停止するステップを備える
請求項7または請求項8に記載のトランザクション同期制御方法。 - 前記トランザクション制御ステップは、前記待ち合わせバッファに所定の数以上の前記トランザクションが格納されたとき、前記待ち合わせバッファから前記演算処理部に前記トランザクションの出力停止のフロー制御を指示するステップを備える
請求項7から請求項9のいずれか一項に記載のトランザクション同期制御方法。 - 前記トランザクション制御ステップは、前記待ち合わせバッファに格納される前記トランザクションのデータ数が閾値に達したとき、前記待ち合わせバッファから前記トランザクションの出力を再開するステップを備える
請求項7から請求項10のいずれか一項に記載のトランザクション同期制御方法。 - 前記トランザクション制御ステップは、前記演算処理部に対応するそれぞれの前記待ち合わせバッファに格納される前記トランザクションのデータ数が同数になったとき、前記待ち合わせバッファから前記トランザクションの出力を再開するステップを備える
請求項7から請求項11のいずれか一項に記載のトランザクション同期制御方法。 - 前記トランザクション制御ステップは、前記同期外れが検出されて所定の時間を経過したとき、前記待ち合わせバッファから前記トランザクションの出力を再開するステップを備える
請求項7から請求項12のいずれか一項に記載のトランザクション同期制御方法。
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