JP5772911B2 - フォールトトレラントシステム - Google Patents
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Description
互いに同一のハードウェアで構成された複数のサブシステムを備えたフォールトトレラントシステムであって、
上記複数のサブシステムは、
上記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、
上記プロセッサ部に接続される入出力部と、
上記プロセッサ部および上記入出力部間に接続される制御部と、
上記制御部を介して上記複数のサブシステム間を互いに接続する信号伝送路とを有し、
上記制御部は、上記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータの他サブシステムへの送信を行う。
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いる制御装置であって、
自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と上記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続され、
上記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータの他サブシステムへの送信を行う。
互いに同一のハードウェアで構成された複数のサブシステムを備え、上記複数のサブシステムは、上記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、上記プロセッサ部に接続される入出力部と、上記プロセッサ部および上記入出力部間に接続される制御部と、上記制御部を介して上記複数のサブシステム間を互いに接続する信号伝送路とを有するフォールトトレラントシステムの動作方法であって、
上記制御部が、
上記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータの他サブシステムへの送信を行う。
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と上記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続される制御装置の動作方法であって、
上記制御装置が、上記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータの他サブシステムへの送信を行う。
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と上記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続された制御装置を構成するコンピュータに、
上記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行わせ、
ロックステップ非同期の状態にあるときは、自サブシステムの上記プロセッサ部から上記入出力部へアクセスされるデータの他サブシステムへの送信を行わせる。
図1を参照すると、本発明の第1の実施形態にかかるフォールトトレラントシステム10000は、互いに同一のハードウェアで構成された2つのサブシステム11000、12000を備えている。
[第2の実施形態]
次に本発明の第2の実施形態について説明する。まず、本実施形態が解決しようとする課題について説明する。
(2)モジュール1のIOサブシステム11からモジュール2のCPUサブシステム20へアクセスするデータを転送するための信号伝送路L2
(3)モジュール2のCPUサブシステム20からモジュール1のIOサブシステム11へアクセスするデータを転送するための信号伝送路L3
(4)モジュール2のIOサブシステム21からモジュール1のCPUサブシステム10へアクセスするデータを転送するための信号伝送路L4
(2)サブシステム1100の入出力部1120からサブシステム1200のプロセッサ部1210へアクセスするデータを転送するための信号伝送路1320
(3)サブシステム1200のプロセッサ部1210からサブシステム1100の入出力部1120へアクセスするデータを転送するための信号伝送路1410
(4)サブシステム1200の入出力部1220からサブシステム1100のプロセッサ部1110へアクセスするデータを転送するための信号伝送路1420
次に本発明の第3の実施形態について詳細に説明する。
[本実施形態が解決しようとする課題]
まず、図17を参照して本実施形態が解決しようとする課題について説明する。図17は、2つのモジュールをロックステップ動作させる本発明に関連する第2のフォールトトレラントシステムの構成を示している。このフォールトトレラントシステムでは、自モジュールのCPUサブシステムと他モジュールのIOサブシステムとの間、また自モジュールのIOサブシステムと他モジュールのCPUサブシステムの間が、モジュール間リンクにより双方向接続されている。このとき、モジュール間リンクの帯域は、プロセッサとftチップセット間のリンクの帯域と同等になるように設計されている。例えば、プロセッサとftチップセットとの間がPCI−express5.0GT/sx4で接続されている場合、自系のCPUサブシステムと他系のIOサブシステムの間も、PCI−express5.0GT/sx4と同等のデータ転送帯域を持つリンクで接続されている。
本実施形態では、以下の2つの手段により上記課題を解決する。
図11を参照すると、本発明の第3の実施形態として、モジュール1とモジュール2から構成されるフォールトトレラントシステムが示されている。モジュール1とモジュール2とは、モジュール間リンク30によって相互に接続されている。モジュール間リンク30は、モジュール1からモジュール2への送信に使用する信号伝送路31と、その逆にモジュール2からモジュール1への送信に使用する信号伝送路32との2つの信号伝送路で構成されている。
CPUサブシステム10とCPUサブシステム20がロックステップ動作している場合と、ロックステップ動作していない場合とで動作が異なる。まず、CPUサブシステム10とCPUサブシステム20がロックステップ動作している場合の動作を説明する。
本実施形態の効果として、モジュール間リンクに必要となる帯域を大幅に減少することが可能になる。その理由は以下の通りである。
(付記1)
互いに同一のハードウェアで構成された複数のサブシステムを備えたフォールトトレラントシステムであって、
前記複数のサブシステムは、
前記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、
前記プロセッサ部に接続される入出力部と、
前記プロセッサ部および前記入出力部間に接続される制御部と、
前記制御部を介して前記複数のサブシステム間を互いに接続する信号伝送路とを有し、
前記制御部は、前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信を行う
フォールトトレラントシステム。
(付記2)
前記信号伝送路は複数の信号伝送路で構成され、
前記制御部は、前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、ロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信、自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のうちの何れか一方の送信のために使用する制御を行う
付記1に記載のフォールトトレラントシステム。
(付記3)
前記制御部は、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データの受信時刻と前記データとからチェックサムを生成し、該生成した前記チェックサムを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
付記2に記載のフォールトトレラントシステム。
(付記4)
前記制御部は、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データが有するCRCを抽出し、該抽出した前記CRCを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
付記2に記載のフォールトトレラントシステム。
(付記5)
前記制御部は、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データと前記誤り検出用データ生成器から出力された前記誤り検出用データとのうちの何れか一方を選択する第1のセレクタを有する
付記3または4に記載のフォールトトレラントシステム。
(付記6)
前記制御部は、
自制御部の前記第1のセレクタの出力と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータとを同じ一つの前記信号伝送路へ送信する第1の送信部と、
自制御部の前記誤り検出用データ生成器から出力された前記誤り検出用データを一時的に記憶する第1のバッファと、
前記信号伝送路から受信した前記誤り検出用データを一時的に記憶する第2のバッファと、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データを一時的に記憶する第3のバッファと、
前記信号伝送路から受信した他の前記サブシステムの前記プロセッサ部から自サブシステムの前記入出力部へアクセスされる前記データを一時的に記憶する第4のバッファと、
前記第1のバッファに記憶された前記誤り検出用データと前記第2のバッファに記憶された前記誤り検出用データとを比較する比較器と、
前記プロセッサ部が前記ロックステップ同期の状態にあるときは、前記比較器で一致が検出されることを条件に前記第3のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力し、前記プロセッサ部が前記ロックステップ非同期の状態にあるときは、前記第3のバッファに記憶された前記データまたは前記第4のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力する第2のセレクタと
を有する
付記5に記載のフォールトトレラントシステム。
(付記7)
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いる制御装置であって、
自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続され、
前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信を行う
フォールトトレラントシステムで用いる制御装置。
(付記8)
前記信号伝送路は複数の信号伝送路で構成され、
前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、ロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信、自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のうちの何れか一方の送信のために使用する制御を行う
付記7に記載のフォールトトレラントシステムで用いる制御装置。
(付記9)
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データの受信時刻と前記データとからチェックサムを生成し、該生成した前記チェックサムを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
付記8に記載のフォールトトレラントシステムで用いる制御装置。
(付記10)
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データが有するCRCを抽出し、該抽出した前記CRCを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
付記8に記載のフォールトトレラントシステムで用いる制御装置。
(付記11)
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データと前記誤り検出用データ生成器から出力された前記誤り検出用データとのうちの何れか一方を選択する第1のセレクタを有する
付記9または10に記載のフォールトトレラントシステムで用いる制御装置。
(付記12)
前記第1のセレクタの出力と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータとを同じ一つの前記信号伝送路へ送信する第1の送信部と、
前記誤り検出用データ生成器から出力された前記誤り検出用データを一時的に記憶する第1のバッファと、
前記第2の信号伝送路から受信した前記誤り検出用データを一時的に記憶する第2のバッファと、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データを一時的に記憶する第3のバッファと、
前記信号伝送路から受信した他サブシステムの前記プロセッサ部から自サブシステムの前記入出力部へアクセスされる前記データを一時的に記憶する第4のバッファと、
前記第1のバッファに記憶された前記誤り検出用データと前記第2のバッファに記憶された前記誤り検出用データとを比較する比較器と、
前記プロセッサ部が前記ロックステップ同期の状態にあるときは、前記比較器で一致が検出されることを条件に前記第3のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力し、前記プロセッサ部が前記ロックステップ非同期の状態にあるときは、前記第3のバッファに記憶された前記データまたは前記第4のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力する第2のセレクタと
を有する
付記11に記載のフォールトトレラントシステムで用いる制御装置。
(付記13)
互いに同一のハードウェアで構成された複数のサブシステムを備え、前記複数のサブシステムは、前記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、前記プロセッサ部に接続される入出力部と、前記プロセッサ部および前記入出力部間に接続される制御部と、前記制御部を介して前記複数のサブシステム間を互いに接続する信号伝送路とを有するフォールトトレラントシステムの動作方法であって、
前記制御部が、
前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信を行う
フォールトトレラントシステムの動作方法。
(付記14)
前記信号伝送路は複数の信号伝送路で構成され、
前記制御部が、前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、ロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信、自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のうちの何れか一方の送信のために使用する制御を行う
付記13に記載のフォールトトレラントシステムの動作方法。
(付記15)
前記制御部は、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データの受信時刻と前記データとからチェックサムを生成し、該生成した前記チェックサムを前記誤り検出用データとして使用する
付記14に記載のフォールトトレラントシステムの動作方法。
(付記16)
前記制御部は、
自サブシステムの前記プロセッサ部から前記入出力部へアクセスされる前記データが有するCRCを抽出し、該抽出した前記CRCを前記誤り検出用データとして使用する
付記14に記載のフォールトトレラントシステムの動作方法。
(付記17)
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続される制御装置の動作方法であって、
前記制御装置が、前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行い、ロックステップ非同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信を行う
フォールトトレラントシステムで用いる制御装置の動作方法。
(付記18)
前記信号伝送路は複数の信号伝送路で構成され、
前記制御装置が、前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、ロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信、自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のうちの何れか一方の送信のために使用する制御を行う
付記17に記載のフォールトトレラントシステムで用いる制御装置の動作方法。
(付記19)
同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する信号伝送路に接続された制御装置を構成するコンピュータに、
前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信を行わせ、
ロックステップ非同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信を行わせる
ためのプログラム。
(付記20)
前記信号伝送路は複数の信号伝送路で構成され、
前記コンピュータに、
前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行わせ、ロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から前記入出力部へアクセスされるデータの他サブシステムへの送信、自サブシステムの前記入出力部から前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のうちの何れか一方の送信のために使用する制御を行わせる
付記19に記載のプログラム。
1100、1200…サブシステム
1110、1210…プロセッサ部
1120、1220…入出力部
1121、1221…入出力デバイス
1130、1230…制御部
1300、1400…信号伝送路
Claims (9)
- 互いに同一のハードウェアで構成された複数のサブシステムを備えたフォールトトレラントシステムであって、
前記複数のサブシステムは、
前記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、
前記プロセッサ部に接続される入出力部と、
前記プロセッサ部および前記入出力部間に接続される制御部と、
前記制御部を介して前記複数のサブシステム間を互いに接続する複数の信号伝送路とを有し、
前記制御部は、自サブシステムおよび他サブシステムの前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行い、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行う
フォールトトレラントシステム。 - 前記制御部は、
自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされる前記データの受信時刻と前記データとからチェックサムを生成し、該生成した前記チェックサムを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
請求項1に記載のフォールトトレラントシステム。 - 前記制御部は、
自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされる前記データが有するCRCを抽出し、該抽出した前記CRCを前記誤り検出用データとして出力する誤り検出用データ生成器を有する
請求項1に記載のフォールトトレラントシステム。 - 前記制御部は、
自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされる前記データと前記誤り検出用データ生成器から出力された前記誤り検出用データとのうちの何れか一方を選択する第1のセレクタを有する
請求項2または3に記載のフォールトトレラントシステム。 - 前記制御部は、
自制御部の前記第1のセレクタの出力と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータとを同じ一つの前記信号伝送路へ送信する第1の送信部と、
自制御部の前記誤り検出用データ生成器から出力された前記誤り検出用データを一時的に記憶する第1のバッファと、
前記信号伝送路から受信した前記誤り検出用データを一時的に記憶する第2のバッファと、
自サブシステムの前記プロセッサ部から自サブシステムの前記入出力部へアクセスされる前記データを一時的に記憶する第3のバッファと、
前記信号伝送路から受信した他の前記サブシステムの前記プロセッサ部から自サブシステムの前記入出力部へアクセスされる前記データを一時的に記憶する第4のバッファと、
前記第1のバッファに記憶された前記誤り検出用データと前記第2のバッファに記憶された前記誤り検出用データとを比較する比較器と、
自サブシステムおよび他サブシステムの前記プロセッサ部が前記ロックステップ同期の状態にあるときは、前記比較器で一致が検出されることを条件に前記第3のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力し、他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部が前記ロックステップ非同期の状態にあるときは、前記第3のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力し、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部が前記ロックステップ非同期の状態にあるときは、前記第4のバッファに記憶された前記データを自サブシステムの前記入出力部へ出力する第2のセレクタと
を有する
請求項4に記載のフォールトトレラントシステム。 - 同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いる制御装置であって、
自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する複数の信号伝送路に接続され、
自サブシステムおよび他サブシステムの前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行い、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行う
フォールトトレラントシステムで用いる制御装置。 - 互いに同一のハードウェアで構成された複数のサブシステムを備え、前記複数のサブシステムは、前記複数のサブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と、前記プロセッサ部に接続される入出力部と、前記プロセッサ部および前記入出力部間に接続される制御部と、前記制御部を介して前記複数のサブシステム間を互いに接続する複数の信号伝送路とを有するフォールトトレラントシステムの動作方法であって、
前記制御部が、
自サブシステムおよび他サブシステムの前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行い、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行う
フォールトトレラントシステムの動作方法。 - 同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する複数の信号伝送路に接続される制御装置の動作方法であって、
前記制御装置が、自サブシステムおよび他サブシステムの前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行い、他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行い、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行う
フォールトトレラントシステムで用いる制御装置の動作方法。 - 同一のハードウェアで構成された複数のサブシステムで構成されるフォールトトレラントシステムの各サブシステムで用いられ、自他サブシステム間においてロックステップ同期の状態および非同期の状態で動作可能なプロセッサ部と前記プロセッサ部に接続される入出力部との間に接続され、また、自他サブシステム間を互いに接続する複数の信号伝送路に接続された制御装置を構成するコンピュータに、
自サブシステムおよび他サブシステムの前記プロセッサ部がロックステップ同期の状態にあるときは、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータから生成した誤り検出用データの他サブシステムへの送信と自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信とで同じ一つの前記信号伝送路を共用する制御を行わせ、
他サブシステムの前記プロセッサ部が停止し自サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記プロセッサ部から他サブシステムの前記入出力部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行い、自サブシステムの前記プロセッサ部が停止し他サブシステムの前記プロセッサ部がロックステップ非同期の状態にあるときは、前記同じ一つの前記信号伝送路を、自サブシステムの前記入出力部から他サブシステムの前記プロセッサ部へアクセスされるデータの他サブシステムへの送信のために使用する制御を行わせる
ためのプログラム。
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