JP3554881B2 - クロック乗せ替え回路の保護方式 - Google Patents
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Description
【発明の属する技術分野】
本発明は、クロック乗せ替え回路の保護方式に関し、特にディジタル伝送装置のパッケージ間クロック乗せ替え方式の保護方式に関する。
【0002】
【従来の技術】
ディジタル伝送装置においては、他装置または他のパッケージから受信した主信号データを内部クロックに乗せ替えて、同期を確立してから各種内部処理を行っている。このためクロック乗せ替え回路は、伝送路の品質を保つ上の重要な要素であり、その回路の保護方式も非常に重要なものである。
【0003】
従来のクロック乗せ替え回路は、入力クロックで動作する書き込みカウンタから書き込みパルスの生成を行い、VCOの出力クロックで動作する読み出しカウンタから読み出しパルスを生成してクロックの乗せ替えを行っている。この回路に何らかの障害が発生して書き込みパルスと読み出しパルスが重なってしまった場合は、強制的に読み出しカウンタをリセットして読み出しパルスを生成し直していた。また、従来のこの種のクロック乗せ替え回路の保護方式として、特開昭63−316531号公報や特開昭63−299421号公報に記載されたものがある。
【0004】
図3は特開昭63−316531号公報に記載された従来のクロック乗せ替え回路の保護方式を示すブロック図である。図3を参照するとバッファメモリ31は、外部からの入力クロックを読み出し側クロックとし、PLO32で生成した内部クロックを書き込み側クロックとしてクロックの乗せ替えを行っている。
【0005】
このクロック乗せ替え回路の保護方式では、主信号データのスタッフ率異常または入力クロック断の検出をトリガとして、バッファメモリへの読み出しクロックを入力クロックまたはフリーランしたPLLの出力クロックに切り替えを行う。すなわち通常動作時で使用する位相同期発振器出力クロック以外のクロックに切り替えることでデータの救済を行っている。
【0006】
図4は特開昭63−299421号公報に記載された従来のクロック乗せ替え回路の保護方式を示すブロック図である。図4を参照するとこの回路では、クロック作成回路42から書き込みクロック、PLO47から読み出しクロックを各々生成し、クロックの乗せ替えを行っており、バッファメモリに対する書き込みクロックと読み出しクロックを比較することで、PLOの異常を監視している。
【0007】
【発明が解決しようとする課題】
従来のクロック乗せ替え回路の保護方式では入力クロックが変動した場合、VCOがその変動したクロックに追従するには時間がかかるため、何度も読み出しカウンタがリセットされ、その度に読み出しパルスの生成が行われてしまう場合があり、その間伝送信号の保証は困難なものとなってしまう。
【0008】
また特開昭63−316531号に開示された技術は、主信号または高次群入力クロックエラーが発生した場合の読み出しクロッククロック制御方式である。したがって、主信号エラーが発生、検出されることが制御の条件となっているので、エラー発生から制御が働くまでの主信号データは不確定となってしまう。
【0009】
また特開昭63−299421号公報に開示された技術は、バッファメモリの読み出しパルスの基となるPLOの異常検出を目的としており、主信号データを救済する技術については何ら開示されていない。
【0010】
そこで本発明は上記問題に鑑みてなされたものであって、書き込みパルスまたは読み出しパルスが変動しても、主信号を誤らすことなく出力できるクロック乗せ替え回路の保護方式を提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1記載の発明はクロック乗せ替え回路の保護方式であって、書き込みパルスと読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げた状態で位相比較を行い異常を検出すると、バッファメモリへの読み出しパルスを、書き込みパルスを一定量遅延させたパルスに切り替えることを特徴とする。
【0012】
請求項2記載の発明はクロック乗せ替え回路の保護方式であって、入力クロックから書き込みパルスを生成する書き込みカウンタと、入力クロックとの位相及び周波数同期を確保したクロックを出力する位相同期発振器と、位相同期発振器の出力クロックから読み出しパルスを生成する読み出しカウンタと、書き込みパルスと読み出しパルスに基づいてデータの書き込み及び読み出しを行うバッファメモリとからなるクロック乗せ替え回路において、書き込みパルスを一定量遅延した救済パルスを出力する遅延挿入部と、救済パルスと読み出しパルスの切り替えを行うセレクタと、書き込みパルスと読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げて位相比較を行い異常が検出されると異常信号を出力する位相比較部とを有し、位相比較部で異常信号が出力されると位相同期発振器をリセットすると共に異常信号が出力されている間はバッファメモリへの読み出しパルスを救済パルスとすることを特徴とする。
【0013】
請求項3記載の発明はクロック乗せ替え回路の保護方式であって、位相比較部が、位相同期発振器が安定するまで異常信号を出力することを特徴とする。
【0014】
請求項1記載の発明によれば、書き込みパルスと読み出しパルスの少なくともどちら一方のパルスのパルス幅を一定量広げた状態で位相比較を行った結果により、読み出しパルスの切り替えを行うので、バッファメモリで使用されるパルス同士が重なりを回避することができる。
【0015】
請求項2及び請求項3記載の発明によれば、書き込みパルスと読み出しパルスの少なくともどちら一方のパルスのパルス幅を一定量広げた状態で位相比較を行った結果により、読み出しパルスの切り替えと位相同期発振器のリセットを行うので、バッファメモリで使用されるパルス同士が重なることを回避し、更に位相同期発振器が何度もリセットされることがない。
【0016】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して説明する。図1は本発明の一実施形態の構成を示すブロック図であり、入力クロックから書き込みパルスを生成する書き込みカウンタ1と、内部の基準信号と入力クロックの位相比較を行って入力クロックとの位相、周波数同期を確保した信号を出力し、位相比較部6からのエラー信号によりリセットされる位相同期発振器(PLO:Phase Locked Oscillator)2と、PLO2の出力から読み出しパルスを生成する読み出しカウンタ3と、書き込みパルスに従って主信号データを書き込み、読み出しパルス2に従って主信号データを出力するバッファメモリ4と、書き込みパルスを一定量遅延させて救済パルスを出力する遅延挿入部5と、書き込みパルスのパルス幅を広げて読み出しパルス1と位相比較を行い、両パルスが重なったときエラー信号を出力する位相比較部6と、読み出しパルス1、救済パルスを入力として、エラー信号の入力を検出すると救済パルスを出力し、エラー信号の解除を検出すると読み出しパルス1を出力するセレクタ7とから構成される。
【0017】
図2は、本発明の一実施形態の動作を示すフローチャートであり、通常動作時及び比較結果エラー発生時の動作を示している。
【0018】
次に本発明の一実施形態の動作について図1、図2を参照しながら説明する。外部から主信号データと主信号データに同期した入力クロックが入力されると、入力クロックは書き込みカウンタ1に入力されて書き込みパルスが生成される。すると、この書き込みパルスに同期してバッファメモリ4に主信号データの書き込みが行われる。
【0019】
また入力クロックはPLO部2を制御してクロックを生成し、読み出しカウンタ3はそのクロックに基づいて書き込みパルスから一定の遅延量を持った読み出しパルス1を生成する。この遅延量は、ジッタ等を考慮して保護を設けるための遅延であり、仮に遅延量nとする。
【0020】
また、遅延挿入部5では、書き込みパルスから遅延量nを持った救済パルスを生成してセレクタ7に出力する。セレクタ7は、通常運用時には読み出しパルス1を読み出しパルス2として選択し、バッファメモリ4から主信号データを読み出す。この出力信号が主信号データ出力となる。
【0021】
位相比較部6では、図2に示すように書き込みパルスのパルス幅を前後方向に一定量広げた位相比較内部書き込みパルスを生成して、読み出しパルス1と位相比較を行う。その結果、両パルス同士の重なりを検出すると、位相比較部6は比較エラー信号を発生する。本実施形態では書き込みパルス幅を広げているが、読み出しパルスもしくは両方のパルスを広げてパルスの比較をしてもかまわない。このエラー信号でPLO部2をリセットして再制御させると同時に、セレクタ7を切り替え、読み出しパルス2を読み出しパルス1から救済パルスに切り替える。救済パルスは書き込みパルスに対し常に遅延量nを持っているので確実に主信号データを読み出すことができる。PLO部2の再制御が安定するには数msec以上かかるので、比較結果エラー信号は例えば発生後1sec間出力させる等十分長い間出力させ、エラー信号が解除されたらセレクタ7で読み出しパルス2を救済パルスから読み出すパルス1に切り替え、再びクロックの乗せ替えを開始する。
【0022】
【発明の効果】
請求項1記載の発明によれば、バッファメモリで使用されるパルス同士の重なりを回避することができ、主信号データを誤らすことなく出力することができる。
【0023】
請求項2及び請求項3記載の発明によれば、バッファメモリで使用されるパルス同士が重なりを回避しながら位相同期発振器をリセットすることができ、位相同期発振器の再制御中でも主信号データを誤らすことなく出力することができる。
【0024】
【図面の簡単な説明】
【図1】本発明の一実施形態に係るクロック乗せ替え回路の保護方式を示すブロック図である。
【図2】本発明の一実施形態に係るクロック乗せ替え保護方式の動作を示すタイムチャート図である。
【図3】従来のクロック乗せ替え保護方式の一例を示すブロック図である。
【図4】従来のクロック乗せ替え保護方式の他例を示すブロック図である。
【符号の説明】
1 書き込みカウンタ
2 PLO部
3 読み出しカウンタ
4 バッファメモリ
5 遅延挿入部
6 位相比較部
7 セレクタ
Claims (2)
- 入力クロックから書き込みパルスを生成する書き込みカウンタと、入力クロックとの位相及び周波数同期を確保したクロックを出力する位相同期発振器と、前記位相同期発振器の出力クロックから読み出しパルスを生成する読み出しカウンタと、前記書き込みパルスと前記読み出しパルスに基づいてデータの書き込み及び読み出しを行うバッファメモリとからなるクロック乗せ替え回路において、書き込みパルスを一定量遅延した救済パルスを出力する遅延挿入部と、前記救済パルスと前記読み出しパルスの切り替えを行うセレクタと、前記書き込みパルスと前記読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げて位相比較を行い異常が検出されると異常信号を出力する位相比較部とを有し、前記位相比較部で異常信号が出力されると前記位相同期発振器をリセットすると共に前記異常信号が出力されている間は前記バッファメモリへの読み出しパルスを前記救済パルスとすることを特徴とするクロック乗せ替え回路の保護方式。
- 前記位相比較部が、前記位相同期発振器が安定するまで前記異常信号を出力することを特徴とする請求項1記載のクロック乗せ替え回路の保護方式。
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