JP3504416B2 - フレームアライナ - Google Patents
フレームアライナInfo
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- JP3504416B2 JP3504416B2 JP01841596A JP1841596A JP3504416B2 JP 3504416 B2 JP3504416 B2 JP 3504416B2 JP 01841596 A JP01841596 A JP 01841596A JP 1841596 A JP1841596 A JP 1841596A JP 3504416 B2 JP3504416 B2 JP 3504416B2
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- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力側同期信号に
タイミングを制御されて入力データを受け入れ、出力側
同期信号にタイミングを制御されてそのデータを出力す
る場合に、入力側同期信号と出力側同期信号の位相がず
れたとき、その調整を行うフレームアライナに関する。
タイミングを制御されて入力データを受け入れ、出力側
同期信号にタイミングを制御されてそのデータを出力す
る場合に、入力側同期信号と出力側同期信号の位相がず
れたとき、その調整を行うフレームアライナに関する。
【０００２】
【従来の技術】入力ポートよりデータを受け入れてバッ
ファメモリに格納したり一定の処理をして、出力ポート
からそのデータを順に出力するような場合、入力ポート
からデータを受け入れるタイミングと出力ポートからデ
ータを受け入れるタイミングとが正確に一致している必
要がある。しかしながら、例えば、入力ポートにおいて
データを受け入れる場合には、ある制御装置の生成した
入力側同期信号を使用し、出力ポートからデータを出力
する場合には、別の制御装置で生成した出力側同期信号
を使用することがある。このような場合、たとえ同一周
波数にこれらの同期信号が設定されていたとしても、デ
ータを長時間継続的に処理転送していると入力側同期信
号と出力側同期信号との位相差が次第に大きくなり、あ
るタイミングで同期が不整合のために出力信号の転送に
失敗してこれが欠落するといった問題がある。そこで、
従来、入力ポートと出力ポートとの間に入出力バッファ
を設け、ここに入力側同期信号や出力側同期信号とは別
の同期信号を供給し、データの転送タイミングを調整す
るといった方法が紹介されている。このような動作を行
うものをフレームアライナと呼んでいる。
ファメモリに格納したり一定の処理をして、出力ポート
からそのデータを順に出力するような場合、入力ポート
からデータを受け入れるタイミングと出力ポートからデ
ータを受け入れるタイミングとが正確に一致している必
要がある。しかしながら、例えば、入力ポートにおいて
データを受け入れる場合には、ある制御装置の生成した
入力側同期信号を使用し、出力ポートからデータを出力
する場合には、別の制御装置で生成した出力側同期信号
を使用することがある。このような場合、たとえ同一周
波数にこれらの同期信号が設定されていたとしても、デ
ータを長時間継続的に処理転送していると入力側同期信
号と出力側同期信号との位相差が次第に大きくなり、あ
るタイミングで同期が不整合のために出力信号の転送に
失敗してこれが欠落するといった問題がある。そこで、
従来、入力ポートと出力ポートとの間に入出力バッファ
を設け、ここに入力側同期信号や出力側同期信号とは別
の同期信号を供給し、データの転送タイミングを調整す
るといった方法が紹介されている。このような動作を行
うものをフレームアライナと呼んでいる。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な従来のフレームアライナには次のような解決すべき課
題があった。入力ポートに入力したデータを制御する入
力側同期信号と、出力ポートから読み出されるデータの
タイミングを制御する出力側同期信号に位相差があった
場合、これらの間の位相のずれを調整しながらデータを
転送するためには、入力ポートと出力ポートの間に設け
た入出力バッファに対し、入力側同期信号や出力側同期
信号とは別の新たな同期信号を供給する必要がある。と
ころが、集積回路化されたプロセッサには入出力バッフ
ァがその内部に包括されるため、全く独立した同期信号
を入出力バッファに供給することは容易でない。
な従来のフレームアライナには次のような解決すべき課
題があった。入力ポートに入力したデータを制御する入
力側同期信号と、出力ポートから読み出されるデータの
タイミングを制御する出力側同期信号に位相差があった
場合、これらの間の位相のずれを調整しながらデータを
転送するためには、入力ポートと出力ポートの間に設け
た入出力バッファに対し、入力側同期信号や出力側同期
信号とは別の新たな同期信号を供給する必要がある。と
ころが、集積回路化されたプロセッサには入出力バッフ
ァがその内部に包括されるため、全く独立した同期信号
を入出力バッファに供給することは容易でない。
【０００４】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。本発明の基本構成は、入
力側同期信号にタイミングを制御されて入力データを受
け入れ、バッファメモリに入力順にデータを書き込んで
から、そのデータを読み出して、出力側同期信号にタイ
ミングを制御されてデータを出力するものであって、入
力側同期信号と出力側同期信号との位相のずれを監視す
る監視回路と、この監視回路の出力により、入力側同期
パルスに対する出力側同期パルスの位相のずれの変化の
有無を判定する位相ずれ判定回路と、この位相のずれが
一定以上変化したとき、上記バッファメモリからデータ
を読み出すためのアドレスポインタを１つシフトさせる
整合処理回路とを備える。
するため次の構成を採用する。本発明の基本構成は、入
力側同期信号にタイミングを制御されて入力データを受
け入れ、バッファメモリに入力順にデータを書き込んで
から、そのデータを読み出して、出力側同期信号にタイ
ミングを制御されてデータを出力するものであって、入
力側同期信号と出力側同期信号との位相のずれを監視す
る監視回路と、この監視回路の出力により、入力側同期
パルスに対する出力側同期パルスの位相のずれの変化の
有無を判定する位相ずれ判定回路と、この位相のずれが
一定以上変化したとき、上記バッファメモリからデータ
を読み出すためのアドレスポインタを１つシフトさせる
整合処理回路とを備える。
【０００５】〈説明〉入力側同期信号と出力側同期信号
とはほぼ同一周期に設定されているが、わずかな誤差が
累積されると、位相のずれが許容値を越える。監視回路
はこの位相のずれの変化を監視する。バッファメモリ
は、少なくとも連続して入力する２個以上のデータを書
き込み、その後読み出しできる記憶装置であればよく、
ランダム・アクセス・メモリでもシフトレジスタでもよ
い。バッファメモリへの読み出しと書き込みの制御はア
ドレスポインタにより制御され、入力順にデータを書き
込み、その順にデータを読み出しながら出力側へ転送す
る。また、バッファメモリへ格納したデータに任意の演
算処理を施してもよい。
とはほぼ同一周期に設定されているが、わずかな誤差が
累積されると、位相のずれが許容値を越える。監視回路
はこの位相のずれの変化を監視する。バッファメモリ
は、少なくとも連続して入力する２個以上のデータを書
き込み、その後読み出しできる記憶装置であればよく、
ランダム・アクセス・メモリでもシフトレジスタでもよ
い。バッファメモリへの読み出しと書き込みの制御はア
ドレスポインタにより制御され、入力順にデータを書き
込み、その順にデータを読み出しながら出力側へ転送す
る。また、バッファメモリへ格納したデータに任意の演
算処理を施してもよい。
【０００６】判定回路は、放置すると、入力側同期信号
と出力側同期信号との位相のずれにより、データの読み
出しに失敗して出力データが欠落する状態になるかどう
かを考慮してずれの変化の許容値を選定する。アドレス
ポインタを１つシフトさせるというのは、進めるべきア
ドレスを元に戻す場合と１つ先にシフトさせる場合とが
ある。出力側同期信号の方がやや周期が短いと、入力デ
ータの書き込みが間に合わなくなるから、整合処理の際
にアドレスを元に戻して、直前に転送したデータを再度
重複して転送する。逆に出力側同期信号の方がやや周期
が長いと、出力データの読み出しが間に合わなくなるか
ら、整合処理の際に、アドレスを１つ先に進めて１回分
データを読み飛ばす。こうすれば、位相のずれが調整さ
れるから、その後再び位相のずれが大きくなるまでは同
期をとることができる。いずれの場合にも、入力側同期
信号と出力側同期信号以外の整合用の同期信号を必要と
せずにフレームアライナを構成できる。
と出力側同期信号との位相のずれにより、データの読み
出しに失敗して出力データが欠落する状態になるかどう
かを考慮してずれの変化の許容値を選定する。アドレス
ポインタを１つシフトさせるというのは、進めるべきア
ドレスを元に戻す場合と１つ先にシフトさせる場合とが
ある。出力側同期信号の方がやや周期が短いと、入力デ
ータの書き込みが間に合わなくなるから、整合処理の際
にアドレスを元に戻して、直前に転送したデータを再度
重複して転送する。逆に出力側同期信号の方がやや周期
が長いと、出力データの読み出しが間に合わなくなるか
ら、整合処理の際に、アドレスを１つ先に進めて１回分
データを読み飛ばす。こうすれば、位相のずれが調整さ
れるから、その後再び位相のずれが大きくなるまでは同
期をとることができる。いずれの場合にも、入力側同期
信号と出力側同期信号以外の整合用の同期信号を必要と
せずにフレームアライナを構成できる。
【０００７】〈構成１〉上記基本構成
において、監視回路は、入力側同期信号の
１フレームの間に複数のタイムスロットを設定するタイ
マ回路と、いずれのタイムスロット中に出力側同期信号
のパルスが発生するかを検出する検出回路とを備え、位
相ずれ判定回路は、直前のフレームにおいて出力側同期
信号のパルスが検出されたタイムスロットと、今回のフ
レームにおいて出力側同期信号のパルスが検出されたタ
イムスロットとが相違するとき、入力側同期パルスに対
する出力側同期パルスの位相のずれが一定以上変化した
と判定する。
１フレームの間に複数のタイムスロットを設定するタイ
マ回路と、いずれのタイムスロット中に出力側同期信号
のパルスが発生するかを検出する検出回路とを備え、位
相ずれ判定回路は、直前のフレームにおいて出力側同期
信号のパルスが検出されたタイムスロットと、今回のフ
レームにおいて出力側同期信号のパルスが検出されたタ
イムスロットとが相違するとき、入力側同期パルスに対
する出力側同期パルスの位相のずれが一定以上変化した
と判定する。
【０００８】〈説明〉入力側同期信号の１フレームを幾
つかのタイムスロットに分割して、そのうちのどのタイ
ムスロットで出力側同期信号のパルスが検出されるか監
視して、出力側同期信号が適正なタイムスロットから外
れるのを監視すれば、位相のずれが許容値を越える直前
まで増大したかどうかを容易に検出できる。
つかのタイムスロットに分割して、そのうちのどのタイ
ムスロットで出力側同期信号のパルスが検出されるか監
視して、出力側同期信号が適正なタイムスロットから外
れるのを監視すれば、位相のずれが許容値を越える直前
まで増大したかどうかを容易に検出できる。
【０００９】〈構成２〉上記基本構成
において、監視回路は、出力側同期信号の
１フレームの間に複数のタイムスロットを設定するタイ
マ回路と、いずれのタイムスロット中に入力側同期信号
のパルスが発生するかを検出する検出回路とを備え、位
相ずれ判定回路は、直前のフレームにおいて入力側同期
信号のパルスが検出されたタイムスロットと、今回のフ
レームにおいて入力側同期信号のパルスが検出されたタ
イムスロットとが相違するとき、入力側同期パルスに対
する出力側同期パルスの位相のずれが一定以上変化した
と判定する。
１フレームの間に複数のタイムスロットを設定するタイ
マ回路と、いずれのタイムスロット中に入力側同期信号
のパルスが発生するかを検出する検出回路とを備え、位
相ずれ判定回路は、直前のフレームにおいて入力側同期
信号のパルスが検出されたタイムスロットと、今回のフ
レームにおいて入力側同期信号のパルスが検出されたタ
イムスロットとが相違するとき、入力側同期パルスに対
する出力側同期パルスの位相のずれが一定以上変化した
と判定する。
【００１０】〈説明〉
構成１の入力側同期信号と出力側同期信号とを入れ換え
ても同様のことができる。
ても同様のことができる。
【００１１】〈構成３〉
構成１または２において、タイマ回路は、１フレームに
２個以上のタイムスロットを設定し、直前のフレームに
おいて同期信号のパルスが検出されたタイムスロット
と、今回のフレームにおいて同期信号のパルスが検出さ
れたタイムスロットとが相違するとき、整合処理回路
は、それまで属していたタイムスロットからみていずれ
の方向のタイムスロットに向かって位相がずれたかを判
定して、直前に転送したデータを再度重複して転送する
か、１回分データを読み飛ばすかを決定する。
２個以上のタイムスロットを設定し、直前のフレームに
おいて同期信号のパルスが検出されたタイムスロット
と、今回のフレームにおいて同期信号のパルスが検出さ
れたタイムスロットとが相違するとき、整合処理回路
は、それまで属していたタイムスロットからみていずれ
の方向のタイムスロットに向かって位相がずれたかを判
定して、直前に転送したデータを再度重複して転送する
か、１回分データを読み飛ばすかを決定する。
【００１２】〈説明〉入力側同期信号と出力側同期信号
のいずれか一方、例えば、入力側同期信号の１フレーム
の間に複数のタイムスロットを設定して、いずれのタイ
ムスロット中に出力側同期信号のパルスが発生するかを
検出する場合には、出力側同期信号のパルスが次第に時
間的に早い側のタイムスロットに向かって移っていけ
ば、出力側同期信号の方が周期が短い。そこで、ある限
度に達したとき、直前に転送したデータを再度重複して
転送する。逆の場合には、１回分データを読み飛ばす。
このタイムスロットの設定により、いずれの同期信号の
周期が短いかを容易に検出できる。タイムロットが１フ
レームに２個ならば、隣のフレームのタイムスロットへ
向かって位相がずれたかどうかを判定すればよい。
のいずれか一方、例えば、入力側同期信号の１フレーム
の間に複数のタイムスロットを設定して、いずれのタイ
ムスロット中に出力側同期信号のパルスが発生するかを
検出する場合には、出力側同期信号のパルスが次第に時
間的に早い側のタイムスロットに向かって移っていけ
ば、出力側同期信号の方が周期が短い。そこで、ある限
度に達したとき、直前に転送したデータを再度重複して
転送する。逆の場合には、１回分データを読み飛ばす。
このタイムスロットの設定により、いずれの同期信号の
周期が短いかを容易に検出できる。タイムロットが１フ
レームに２個ならば、隣のフレームのタイムスロットへ
向かって位相がずれたかどうかを判定すればよい。
【００１３】〈構成４〉
構成１から３において、タイマ回路は、１フレームの間
にシステムクロックをカウンタによりカウントして、そ
のカウント値が設定値に達したとき、タイムスロットの
境界を定める。 〈説明〉 入力側同期信号や出力側同期信号より周波数の高いシス
テムクロックをカウントすれば、これらの同期信号の１
フレームの間に任意のタイムスロットの設定が可能であ
る。
にシステムクロックをカウンタによりカウントして、そ
のカウント値が設定値に達したとき、タイムスロットの
境界を定める。 〈説明〉 入力側同期信号や出力側同期信号より周波数の高いシス
テムクロックをカウントすれば、これらの同期信号の１
フレームの間に任意のタイムスロットの設定が可能であ
る。
【００１４】〈構成５〉
構成１から３において、タイマ回路は、１フレームの間
にシステムクロックを分周し、これをカウンタによりカ
ウントして、そのカウント値が設定値に達したとき、タ
イムスロットの境界を定める。
にシステムクロックを分周し、これをカウンタによりカ
ウントして、そのカウント値が設定値に達したとき、タ
イムスロットの境界を定める。
【００１５】〈説明〉システムクロックの周波数が入力
側同期信号や出力側同期信号の周波数より著しく高いと
きは、いったんシステムクロックを分周した上でこれを
カウントしたほうが、タイムスロットの設定が容易にな
る。例えば、同期信号の周波数の数分の１から十数分の
１の周波数まで分周してしても必要最小限の３個のタイ
ムスロットが設定できる。
側同期信号や出力側同期信号の周波数より著しく高いと
きは、いったんシステムクロックを分周した上でこれを
カウントしたほうが、タイムスロットの設定が容易にな
る。例えば、同期信号の周波数の数分の１から十数分の
１の周波数まで分周してしても必要最小限の３個のタイ
ムスロットが設定できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例〉図１は、フレームアライナ具体例を示すブロ
ック図である。この装置は、入力データ１を受け入れる
入力ポート２と、データを順に格納し、更にこれらを順
に読み出して出力するバッファメモリ３と、データを後
続回路に出力する出力ポート４を備えている。入力デー
タ１はシリアルに入力する。入力ポート２は、例えばシ
フトレジスタから構成される。所定のビット数のデータ
が入力ポート２に格納されると、入力側同期信号５によ
ってそのデータが一括転送される。また、バッファメモ
リ３には入力ポート２から受け入れたデータが入力順に
書き込まれ、その後書き込まれた順に出力される。出力
側同期信号６は出力ポート４に格納されたデータを後続
回路に出力するタイミングを制御する。
例を用いて説明する。 〈具体例〉図１は、フレームアライナ具体例を示すブロ
ック図である。この装置は、入力データ１を受け入れる
入力ポート２と、データを順に格納し、更にこれらを順
に読み出して出力するバッファメモリ３と、データを後
続回路に出力する出力ポート４を備えている。入力デー
タ１はシリアルに入力する。入力ポート２は、例えばシ
フトレジスタから構成される。所定のビット数のデータ
が入力ポート２に格納されると、入力側同期信号５によ
ってそのデータが一括転送される。また、バッファメモ
リ３には入力ポート２から受け入れたデータが入力順に
書き込まれ、その後書き込まれた順に出力される。出力
側同期信号６は出力ポート４に格納されたデータを後続
回路に出力するタイミングを制御する。
【００１７】ここで、本発明においては、入力側同期信
号５と出力側同期信号６との位相のずれを監視する監視
回路７と、この位相のずれの変化の有無を判定する位相
ずれ判定回路と、位相のずれが一定以上変化したとき、
バッファメモリ３からデータを読み出すためのアドレス
ポインタを１つシフトさせる整合処理回路９を備えてい
る。なお、ここでは、例えば図の監視回路７の下側に示
すように、入力側同期信号５と、出力側同期信号６との
位相のずれをＴと表示した。
号５と出力側同期信号６との位相のずれを監視する監視
回路７と、この位相のずれの変化の有無を判定する位相
ずれ判定回路と、位相のずれが一定以上変化したとき、
バッファメモリ３からデータを読み出すためのアドレス
ポインタを１つシフトさせる整合処理回路９を備えてい
る。なお、ここでは、例えば図の監視回路７の下側に示
すように、入力側同期信号５と、出力側同期信号６との
位相のずれをＴと表示した。
【００１８】上記入力側同期信号５と出力側同期信号６
とは、それぞれ例えば別々の制御部により生成されたも
のとする。そして、例えば入力ポート２、バッファメモ
リ３、出力ポート４等がプロセッサ内部に組み込まれた
回路により構成され、入力ポート２にデータの入力する
タイミングは外部回路で生成された入力側同期信号５に
より制御されるものとする。
とは、それぞれ例えば別々の制御部により生成されたも
のとする。そして、例えば入力ポート２、バッファメモ
リ３、出力ポート４等がプロセッサ内部に組み込まれた
回路により構成され、入力ポート２にデータの入力する
タイミングは外部回路で生成された入力側同期信号５に
より制御されるものとする。
【００１９】図２には、上記監視回路７による具体的な
位相のずれの監視動作を図示した。即ち、図２は、後で
説明するようにして設定したタイムスロット中の同期信
号検出方法説明図である。図の（ａ）は、入力側同期信
号である。例えば、ここで図の横軸に時間をとり、３個
のタイムスロットＡ，Ｂ，Ｃを設定する。図１に示す監
視回路７は、この３個のタイムスロットＡ，Ｂ，Ｃのい
ずれのタイムスロットに出力側同期信号が検出されるか
を監視するものとする。図の（ｂ）には、この監視のた
めのタイムスロットマスク信号を示す。このタイムスロ
ットマスク信号は、入力側同期信号の立ち上がりからＴ
１時間経った後に立ち上がり、Ｔ２時間経過した後に立
ち下がる信号である。即ち、これによって、タイムスロ
ットＢとその前後のタイムスロットＡ，Ｂとを区別する
ようにしている。
位相のずれの監視動作を図示した。即ち、図２は、後で
説明するようにして設定したタイムスロット中の同期信
号検出方法説明図である。図の（ａ）は、入力側同期信
号である。例えば、ここで図の横軸に時間をとり、３個
のタイムスロットＡ，Ｂ，Ｃを設定する。図１に示す監
視回路７は、この３個のタイムスロットＡ，Ｂ，Ｃのい
ずれのタイムスロットに出力側同期信号が検出されるか
を監視するものとする。図の（ｂ）には、この監視のた
めのタイムスロットマスク信号を示す。このタイムスロ
ットマスク信号は、入力側同期信号の立ち上がりからＴ
１時間経った後に立ち上がり、Ｔ２時間経過した後に立
ち下がる信号である。即ち、これによって、タイムスロ
ットＢとその前後のタイムスロットＡ，Ｂとを区別する
ようにしている。
【００２０】図の（ｃ）は、出力側同期信号（１）がタ
イムスロットＢに属している場合を示している。また、
（ｄ）は、出力側同期信号（２）がタイムスロットＡに
属している場合を示している。また、（ｅ）は出力側同
期信号（３）がタイムスロットＣに属している場合を示
している。ここで、（ｂ）に示したタイムスロットマス
ク信号を使用すれば、図の（ｃ）に示した出力側同期信
号（１）がタイムスロットＢに属していることを（ｆ）
に示す検出パルスによって検出できる。
イムスロットＢに属している場合を示している。また、
（ｄ）は、出力側同期信号（２）がタイムスロットＡに
属している場合を示している。また、（ｅ）は出力側同
期信号（３）がタイムスロットＣに属している場合を示
している。ここで、（ｂ）に示したタイムスロットマス
ク信号を使用すれば、図の（ｃ）に示した出力側同期信
号（１）がタイムスロットＢに属していることを（ｆ）
に示す検出パルスによって検出できる。
【００２１】このような動作は次のような回路によって
実施される。図３は、監視回路の具体的なブロック図で
ある。図の回路には、カウンタ１２、境界レジスタ１
３，１４、コンパレータ１５，１６、タイムスロットマ
スク信号生成回路１７及びアンドゲート１８が設けられ
ている。カウンタ１２にはシステムクロック１１が入力
し、このカウンタ１２はシステムクロック１１をカウン
トして、その値を出力する。なお、カウンタ１２は入力
側同期信号５によってリセットされ、その都度ゼロクリ
アされる。境界レジスタ１３と境界レジスタ１４は、例
えば図２に示した時間Ｔ１と時間Ｔ２をそれぞれ設定す
るレジスタである。
実施される。図３は、監視回路の具体的なブロック図で
ある。図の回路には、カウンタ１２、境界レジスタ１
３，１４、コンパレータ１５，１６、タイムスロットマ
スク信号生成回路１７及びアンドゲート１８が設けられ
ている。カウンタ１２にはシステムクロック１１が入力
し、このカウンタ１２はシステムクロック１１をカウン
トして、その値を出力する。なお、カウンタ１２は入力
側同期信号５によってリセットされ、その都度ゼロクリ
アされる。境界レジスタ１３と境界レジスタ１４は、例
えば図２に示した時間Ｔ１と時間Ｔ２をそれぞれ設定す
るレジスタである。
【００２２】即ち、カウンタ１２がカウントを開始し、
時間Ｔ１を経過したとき示すカウント値が境界レジスタ
１３に設定されている。また、時間Ｔ２を経過したとき
示すカウント値が境界レジスタ１４に設定されている。
カウンタ１２の出力と境界レジスタ１３の出力はコンパ
レータ１５に入力し、両者が一致した場合には、その検
出パルスがタイムスロットマスク信号生成回路１７に出
力される。また、カウンタ１２の出力と境界レジスタ１
４の出力は、コンパレータ１６に入力し、両者が一致し
た場合には検出パルスがタイムスロットマスク信号生成
回路１７に入力する。従って、コンパレータ１５及びコ
ンパレータ１６の出力によって信号の立ち上がり立ち下
がりを制御すれば、図２（ｂ）に示すようなタイムスロ
ットマスク信号が生成される。一方、このタイムスロッ
トマスク信号はアンドゲート１８に入力し、アンドゲー
ト１８のもう一方の端子に入力する出力側同期信号６と
の論理積が求められる。このアンドゲート１８の出力
が、図２（ｆ）に示す検出パルスとなる。
時間Ｔ１を経過したとき示すカウント値が境界レジスタ
１３に設定されている。また、時間Ｔ２を経過したとき
示すカウント値が境界レジスタ１４に設定されている。
カウンタ１２の出力と境界レジスタ１３の出力はコンパ
レータ１５に入力し、両者が一致した場合には、その検
出パルスがタイムスロットマスク信号生成回路１７に出
力される。また、カウンタ１２の出力と境界レジスタ１
４の出力は、コンパレータ１６に入力し、両者が一致し
た場合には検出パルスがタイムスロットマスク信号生成
回路１７に入力する。従って、コンパレータ１５及びコ
ンパレータ１６の出力によって信号の立ち上がり立ち下
がりを制御すれば、図２（ｂ）に示すようなタイムスロ
ットマスク信号が生成される。一方、このタイムスロッ
トマスク信号はアンドゲート１８に入力し、アンドゲー
ト１８のもう一方の端子に入力する出力側同期信号６と
の論理積が求められる。このアンドゲート１８の出力
が、図２（ｆ）に示す検出パルスとなる。
【００２３】図２に示した動作は、タイムスロットＢに
出力アドレス信号が属するかどうかを検出しているが、
タイムスロットＡ、タイムスロットＣに出力側同期信号
が属しているかどうかも同様の方法によって検出するこ
とができる。従って、上記の例ではタイムスロットを３
個に設定したが、更に多くのタイムスロットを設定し
て、どのタイムスロットに出力側同期信号が存在し、そ
の後どのタイムスロットに出力側同期信号が移ったかも
同様にして監視することができる。この場合には、図３
に示す境界レジスタ１３，１４の他に、更に別の境界レ
ジスタを追加すればよい。
出力アドレス信号が属するかどうかを検出しているが、
タイムスロットＡ、タイムスロットＣに出力側同期信号
が属しているかどうかも同様の方法によって検出するこ
とができる。従って、上記の例ではタイムスロットを３
個に設定したが、更に多くのタイムスロットを設定し
て、どのタイムスロットに出力側同期信号が存在し、そ
の後どのタイムスロットに出力側同期信号が移ったかも
同様にして監視することができる。この場合には、図３
に示す境界レジスタ１３，１４の他に、更に別の境界レ
ジスタを追加すればよい。
【００２４】図４には、位相がずれた方向の検出動作説
明図を示す。位相のずれが一定であれば、入力側同期信
号と出力側同期信号の周波数は一致し、そのままデータ
の転送が正常に行われる。ところが、位相のずれが次第
に増加したり減少したりすると、途中でデータ転送の整
合処理を行わないと、データの欠落、その他の障害が発
生する。そこで、この具体例では、位相のずれが変化し
たかどうかの判定を、あるタイムスロットから別のタイ
ムスロットへ同期信号の位置がずれたかどうかにより行
う。
明図を示す。位相のずれが一定であれば、入力側同期信
号と出力側同期信号の周波数は一致し、そのままデータ
の転送が正常に行われる。ところが、位相のずれが次第
に増加したり減少したりすると、途中でデータ転送の整
合処理を行わないと、データの欠落、その他の障害が発
生する。そこで、この具体例では、位相のずれが変化し
たかどうかの判定を、あるタイムスロットから別のタイ
ムスロットへ同期信号の位置がずれたかどうかにより行
う。
【００２５】例えば、図４（ａ）に示すように入力側同
期信号が生成されているとする。この場合、（ｂ）に示
すように、出力側同期信号（１）が存在し、これが例え
ば入力側同期信号よりも周波数が高いと、図の（ｃ）に
示すように、時間の経過と共に矢印の方向に出力側同期
信号のパルスがシフトする。一方、出力側同期信号の方
が周期が長いと、時間の経過と共に図の（ｄ）に示す矢
印の方向に出力側同期信号のパルスがシフトする。従っ
て、図の（ｃ）の例では、タイムスロットＢからタイム
スロットＡにパルスが移り、（ｄ）の例ではタイムスロ
ットＢからタイムスロットＣに出力側同期信号のパルス
が移る。図１で示した位相ずれ判定回路８がこのような
位相のずれの変化を検出し、整合処理の方法を決定して
整合処理回路９に通知する。
期信号が生成されているとする。この場合、（ｂ）に示
すように、出力側同期信号（１）が存在し、これが例え
ば入力側同期信号よりも周波数が高いと、図の（ｃ）に
示すように、時間の経過と共に矢印の方向に出力側同期
信号のパルスがシフトする。一方、出力側同期信号の方
が周期が長いと、時間の経過と共に図の（ｄ）に示す矢
印の方向に出力側同期信号のパルスがシフトする。従っ
て、図の（ｃ）の例では、タイムスロットＢからタイム
スロットＡにパルスが移り、（ｄ）の例ではタイムスロ
ットＢからタイムスロットＣに出力側同期信号のパルス
が移る。図１で示した位相ずれ判定回路８がこのような
位相のずれの変化を検出し、整合処理の方法を決定して
整合処理回路９に通知する。
【００２６】図５には、データ転送動作の説明図を示
す。図１に示す整合処理回路９は、例えばこの図の例の
ようにしてアドレスポインタをシフトさせ、データ転送
の整合を行う。まず、図の左側に示すように、データが
Ｄ１，Ｄ２，Ｄ３，Ｄ４，…という順に入力したとす
る。入力側同期信号５と出力側同期信号６とが正常に位
相を合わせて動作している場合、図の右側に示すよう
に、全く同一の内容で同一の順にデータが出力される。
即ち、データがＤ１，Ｄ２，Ｄ３，Ｄ４の順に出力され
る。一方、出力側同期信号が入力側同期信号よりもやや
周期が短い場合には、データ転送処理を長時間続けてい
ると、入力信号の書き込みが出力に間に合わないことが
ある。そこで、図のに示すように、例えばデータＤ１
の次にデータＤ２を読み出すようにアドレスポインタを
進めるところを、元に戻すようにアドレスポインタをシ
フトさせ、データＤ１を２回重複して転送する。そし
て、その後、Ｄ２，Ｄ３といった順でデータを転送す
る。これによって、入出力同期信号の整合を図る。
す。図１に示す整合処理回路９は、例えばこの図の例の
ようにしてアドレスポインタをシフトさせ、データ転送
の整合を行う。まず、図の左側に示すように、データが
Ｄ１，Ｄ２，Ｄ３，Ｄ４，…という順に入力したとす
る。入力側同期信号５と出力側同期信号６とが正常に位
相を合わせて動作している場合、図の右側に示すよう
に、全く同一の内容で同一の順にデータが出力される。
即ち、データがＤ１，Ｄ２，Ｄ３，Ｄ４の順に出力され
る。一方、出力側同期信号が入力側同期信号よりもやや
周期が短い場合には、データ転送処理を長時間続けてい
ると、入力信号の書き込みが出力に間に合わないことが
ある。そこで、図のに示すように、例えばデータＤ１
の次にデータＤ２を読み出すようにアドレスポインタを
進めるところを、元に戻すようにアドレスポインタをシ
フトさせ、データＤ１を２回重複して転送する。そし
て、その後、Ｄ２，Ｄ３といった順でデータを転送す
る。これによって、入出力同期信号の整合を図る。
【００２７】一方、出力側同期信号の周期がやや長い場
合にはデータ転送処理を長時間続けていると、入力信号
を転送しきれないことがある。そこで、図のに示すよ
うに、データの一部を読み飛ばして出力する。即ち、Ｄ
１，Ｄ２，Ｄ３と順にポインタを進めていくところをポ
インタをＤ１からＤ３に飛ばし、その後、Ｄ２，Ｄ５と
いうようにデータを転送する。これによって、やはりデ
ータの欠落無しに整合処理が可能となる。このような整
合処理は、入力側同期信号と出力側同期信号の位相のず
れがある一定値に達する度に１回行えばよい。こうすれ
ば、予期しない異常なデータが出力側へ転送されないた
め、出力側で適切な対応を行い、データの修復が可能に
なる。
合にはデータ転送処理を長時間続けていると、入力信号
を転送しきれないことがある。そこで、図のに示すよ
うに、データの一部を読み飛ばして出力する。即ち、Ｄ
１，Ｄ２，Ｄ３と順にポインタを進めていくところをポ
インタをＤ１からＤ３に飛ばし、その後、Ｄ２，Ｄ５と
いうようにデータを転送する。これによって、やはりデ
ータの欠落無しに整合処理が可能となる。このような整
合処理は、入力側同期信号と出力側同期信号の位相のず
れがある一定値に達する度に１回行えばよい。こうすれ
ば、予期しない異常なデータが出力側へ転送されないた
め、出力側で適切な対応を行い、データの修復が可能に
なる。
【００２８】図６には、タイマ回路の変形例ブロック図
を示す。図３に示したカウンタ１２は、システムクロッ
ク１１をカウントしてコンパレータ１５，１６に向け出
力する。ところが、例えば入力側同期信号５の周期に比
べてシステムクロック１１の周期が著しく短い場合に
は、カウンタ１２のカウント値が非常に大きな値にな
り、境界レジスタ１３，１４やコンパレータ１５，１６
等も大きなビット数のデータを取り扱うことになる。と
ころが、既に説明したように、入力側同期信号５の１フ
レーム中で設定するタイムスロットの数は２〜３個でよ
い。従って、このようなタイムスロットを設定するため
のシステムクロックの周波数は十分低くて差し支えな
い。そこで、図６に示すように、システムクロック１１
を分周器２０によって分周し、十分長い周期の新たなク
ロックをカウンタ１２によってカウントする。これによ
り、コンパレータ１５，１６が境界レジスタ１３，１４
等の回路規模を縮小するようにした。
を示す。図３に示したカウンタ１２は、システムクロッ
ク１１をカウントしてコンパレータ１５，１６に向け出
力する。ところが、例えば入力側同期信号５の周期に比
べてシステムクロック１１の周期が著しく短い場合に
は、カウンタ１２のカウント値が非常に大きな値にな
り、境界レジスタ１３，１４やコンパレータ１５，１６
等も大きなビット数のデータを取り扱うことになる。と
ころが、既に説明したように、入力側同期信号５の１フ
レーム中で設定するタイムスロットの数は２〜３個でよ
い。従って、このようなタイムスロットを設定するため
のシステムクロックの周波数は十分低くて差し支えな
い。そこで、図６に示すように、システムクロック１１
を分周器２０によって分周し、十分長い周期の新たなク
ロックをカウンタ１２によってカウントする。これによ
り、コンパレータ１５，１６が境界レジスタ１３，１４
等の回路規模を縮小するようにした。
【００２９】なお、上記実施例では、入力側同期信号を
基準とし、入力側同期信号の１フレーム中で複数のタイ
ムスロットを設定し、そのどのタイムスロットに出力側
同期信号が属するかを検出するようにした。しかしなが
ら、出力側同期信号を基準として、その１フレームの間
に複数のタイムスロットを設定し、どのタイムスロット
に入力側同期信号が属するかという検出を行っても同様
の処理が可能である。
基準とし、入力側同期信号の１フレーム中で複数のタイ
ムスロットを設定し、そのどのタイムスロットに出力側
同期信号が属するかを検出するようにした。しかしなが
ら、出力側同期信号を基準として、その１フレームの間
に複数のタイムスロットを設定し、どのタイムスロット
に入力側同期信号が属するかという検出を行っても同様
の処理が可能である。
【００３０】以上のようにすれば、整合処理回路がバッ
ファメモリ３に格納されたデータを重ねて読み出すか、
１つ読み飛ばすかという動作の選択によって、従来の入
出力バッファと同様の機能を果たすようにしたので、プ
ロセッサに組み込まれた入出力バッファ回路に新たな別
の同期信号を供給すること無しにフレームアライナを構
成できる。
ファメモリ３に格納されたデータを重ねて読み出すか、
１つ読み飛ばすかという動作の選択によって、従来の入
出力バッファと同様の機能を果たすようにしたので、プ
ロセッサに組み込まれた入出力バッファ回路に新たな別
の同期信号を供給すること無しにフレームアライナを構
成できる。
【図１】本発明のフレームアライナ具体例ブロック図で
ある。
ある。
【図２】タイムスロット中の同期信号検出法説明図であ
る。
る。
【図３】監視回路の具体例ブロック図である。
【図４】位相がずれた方向の検出動作説明図である。
【図５】データ転送動作の説明図である。
【図６】タイマ回路の変形例ブロック図である。
１ 入力データ
２ 入力ポート
３ バッファメモリ
４ 出力ポート
５ 入力側同期信号
６ 出力側同期信号
７ 監視回路
８ 位相ずれ判定回路
９ 整合処理回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/08
H04J 3/06
H04L 7/00
H04L 13/08
Claims (5)
- 【請求項１】 入力側同期信号にタイミングを制御され
て入力データを受け入れ、 バッファメモリに入力順にデータを書き込んでから、そ
のデータを読み出して、 出力側同期信号にタイミングを制御されてデータを出力
するフレームアライナであって、 入力側同期信号と出力側同期信号との位相のずれを監視
する監視回路と、 この監視回路の出力により、入力側同期パルスに対する
出力側同期パルスの位相のずれの変化の有無を判定する
位相ずれ判定回路と、 この位相のずれが一定以上変化したとき、前記バッファ
メモリからデータを読み出すためのアドレスポインタを
１つシフトさせる整合処理回路とを備えるフレームアラ
イナにおいて、 前記監視回路は、 前記入力側同期信号の１フレームの間に複数のタイムス
ロットを設定するタイマ回路と、 いずれのタイムスロット中に前記出力側同期信号のパル
スが発生するかを検出する検出回路とを備え、 前記位相ずれ判定回路は、 直前のフレームにおいて前記出力側同期信号のパルスが
検出されたタイムスロットと、今回のフレームにおいて
前記出力側同期信号のパルスが検出されたタイムスロッ
トとが相違するとき、前記入力側同期パルスに対する前
記出力側同期パルスの位相のずれが一定以上変化したと
判定することを特徴とするフレームアライナ。 - 【請求項２】 入力側同期信号にタイミングを制御され
て入力データを受け入れ、 バッファメモリに入力順にデータを書き込んでから、そ
のデータを読み出して、 出力側同期信号にタイミングを制御されてデータを出力
するフレームアライナであって、 入力側同期信号と出力側同期信号との位相のずれを監視
する監視回路と、 この監視回路の出力により、入力側同期パルスに対する
出力側同期パルスの位相のずれの変化の有無を判定する
位相ずれ判定回路と、 この位相のずれが一定以上変化したとき、前記バッファ
メモリからデータを読み出すためのアドレスポインタを
１つシフトさせる整合処理回路とを備えるフレームアラ
イナにおいて、前記監視回路は、 前記出力側同期信号の１フレームの間に複数のタイムス
ロットを設定するタイマ回路と、 いずれのタイムスロット中に前記入力側同期信号のパル
スが発生するかを検出する検出回路とを備え、 位相ずれ判定回路は、 直前のフレームにおいて前記入力側同期信号のパルスが
検出されたタイムスロットと、今回のフレームにおいて
前記入力側同期信号のパルスが検出されたタイムスロッ
トとが相違するとき、前記入力側同期パルスに対する出
力側同期パルスの位相のずれが一定以上変化したと判定
することを特徴とするフレームアライナ。 - 【請求項３】 前記タイマ回路は、１フレームに２個以
上のタイムスロットを設定し、 直前のフレームにおいて同期信号のパルスが検出された
タイムスロットと、今回のフレームにおいて同期信号の
パルスが検出されたタイムスロットとが相違するとき、 整合処理回路は、 それまで属していたタイムスロットから見ていずれの方
向のタイムスロットに向かって位相がずれたかを判定し
て、直前に転送したデータを再度重複して転送するか、
１回分データを読み飛ばすかを決定することを特徴とす
る請求項１または２に記載のフレームアライナ。 - 【請求項４】 前記タイマ回路は、 １フレームの間にシステムクロックをカウンタによりカ
ウントして、 そのカウント値が設定値に達したとき、タイムスロット
の境界を定めることを特徴とする請求項１乃至３のいず
れかに記載のフレームアライナ。 - 【請求項５】 前記タイマ回路は、 １フレームの間にシステムクロックを分周し、これをカ
ウンタによりカウントして、 そのカウント値が設定値に達したとき、タイムスロット
の境界を定めることを特徴とする請求項１乃至３のいず
れかに記載のフレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01841596A JP3504416B2 (ja) | 1996-01-09 | 1996-01-09 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01841596A JP3504416B2 (ja) | 1996-01-09 | 1996-01-09 | フレームアライナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191307A JPH09191307A (ja) | 1997-07-22 |
| JP3504416B2 true JP3504416B2 (ja) | 2004-03-08 |
Family
ID=11971035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01841596A Expired - Fee Related JP3504416B2 (ja) | 1996-01-09 | 1996-01-09 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3504416B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7543649B2 (ja) | 2020-01-10 | 2024-09-03 | 日本精工株式会社 | 算出方法、軸受装置及び工作機械の主軸装置 |
-
1996
- 1996-01-09 JP JP01841596A patent/JP3504416B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7543649B2 (ja) | 2020-01-10 | 2024-09-03 | 日本精工株式会社 | 算出方法、軸受装置及び工作機械の主軸装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09191307A (ja) | 1997-07-22 |
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